基于ep1c3t144的最小電源控制器設(shè)計(jì)的研究畢業(yè)論文

1、<p><b>　　畢業(yè)設(shè)計(jì)（論文）</b></p><p>　　題 目 基于EP1C3T144的最小 </p><p>　　電源控制器設(shè)計(jì)的研究 </p><p>　　專(zhuān) 業(yè) 電氣 </p><p>　　班 級(jí) </p

2、><p>　　學(xué) 生 </p><p>　　指導(dǎo)教師 </p><p>　　20013 年</p><p>　　基于EP1C3T144的最小電源控制器設(shè)計(jì)的研究</p><p><b>　　摘 要</b></p>

3、;<p>　　隨著科技的發(fā)展,用電設(shè)備對(duì)高質(zhì)量電源的需求日益增多,應(yīng)用模擬電路控制電源的研究與應(yīng)用己經(jīng)發(fā)展多年,但它仍存在許多不足之處,集成系統(tǒng)和數(shù)字控制技術(shù)的完美結(jié)合與迅猛發(fā)展,帶動(dòng)電力電子電路控制領(lǐng)域向著更高頻率,更低損耗的方向發(fā)展,現(xiàn)場(chǎng)可編程門(mén)陣列器件(FPGA)是近年出現(xiàn)的高集成電路,具有經(jīng)濟(jì),高速度,低功耗,便于開(kāi)發(fā)和維護(hù)(升級(jí))等顯著優(yōu)點(diǎn),并以其速度更快,集成度更高,通用性更強(qiáng)等優(yōu)勢(shì),從單片機(jī)和DSP等集成電路

4、中脫穎而出,成為目前電力電子控制領(lǐng)域中研究與應(yīng)用的熱點(diǎn)。</p><p>　　基于以上優(yōu)勢(shì)，本課題研究了基于EP1C3T144的電源控制器，首先較為詳細(xì)的分析了電源控制器的各個(gè)模塊以及目前比較流行的幾種控制方式，在此基礎(chǔ)上,選擇了一種基于前緣調(diào)制的DPV-PC控制算法的數(shù)字化控制方案,并在Cyclone EP1C3T144芯片上進(jìn)行控制系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn)。所有設(shè)計(jì)均是利用VerilogHDL語(yǔ)言,在Quartus i

5、i下完成設(shè)計(jì)和仿真驗(yàn)證，仿真結(jié)果顯示控制性能的到了提升。</p><p>　　關(guān)鍵字：數(shù)字電源控制器；EP1C3T144；數(shù)字PI控制；峰值電壓-峰值電流控制</p><p><b>　　Abstract</b></p><p>　　With the development of sei-teeh,the demand for high qua

6、lity power supply isinereasing. After developing many years,anolog controller used on the field of inverters is very nature,but is also have many disadvantages With develoPmeni of iniegrated system and digital control,th

7、e power eleetronic circuits developed in the direetion of higher frequency and lower constunption. FPGA is a new type of high iniegrated cireuit appeared in recent years.It is economy,high speed,low consumption and easy

8、to b</p><p>　　Based on the above-mentioned advantages,this Paper studied the digital coniroller of power suPPly based on EP1C3T144 First of all, A more detailed analysis of the various modules of the power

9、controller and the current more popular several control methods .On this basis, the leading edge modulation is selected based on the DPV-PC control algorithm of digital control scheme ,and achieved the control system on

10、Cyelone EP1C3T144.All are designed using VerilogHDL language,to be completed and simula</p><p>　　Keywords: Digital Power Controller, EP1C3T144, Digital PI control,Peak Voltage-Peak Current control</p>

11、<p><b>　　目 錄</b></p><p><b>　　第1章 緒論1</b></p><p>　　1.1開(kāi)關(guān)電源的發(fā)展現(xiàn)狀和趨勢(shì)1</p><p>　　1.2數(shù)字化控制器簡(jiǎn)介2</p><p>　　1.3可編程邏輯器件的發(fā)展及其特點(diǎn)4</p><p

12、>　　1.4可編程器件在電力電子控制技術(shù)中的應(yīng)用6</p><p>　　1.5Cyclone系列芯片介紹7</p><p>　　1.6開(kāi)發(fā)工具及設(shè)計(jì)語(yǔ)言11</p><p>　　1.7Quartusll簡(jiǎn)介13</p><p>　　1.8本課題研究的目的及意義14</p><p>　　第2章 數(shù)字控制器

13、的設(shè)計(jì)15</p><p>　　2.1數(shù)字電源開(kāi)關(guān)結(jié)構(gòu)15</p><p>　　2.2模數(shù)轉(zhuǎn)換器16</p><p>　　2.3數(shù)字補(bǔ)償器16</p><p>　　2.4數(shù)字脈寬調(diào)制方式19</p><p>　　2.4.1単緣調(diào)制20</p><p>　　2.4.2雙緣調(diào)制21&l

14、t;/p><p>　　2.5基于前緣調(diào)制的DPV-PC控制算法24</p><p>　　2.6基于DPV-PC的克服延時(shí)算法27</p><p><b>　　2.7小結(jié)31</b></p><p>　　第3章 硬件設(shè)計(jì)及其仿真結(jié)果32</p><p>　　3.1硬件設(shè)計(jì)32</p>

15、;<p>　　3.1.1數(shù)字電源控制整體設(shè)計(jì)32</p><p>　　3.1.2控制回路外圍硬件的設(shè)計(jì)32</p><p>　　3.2軟件設(shè)計(jì)36</p><p>　　3.2.1整體框圖36</p><p>　　3.2.2各個(gè)模塊框圖36</p><p>　　3.3數(shù)字控制器的仿真38<

16、/p><p><b>　　總 結(jié)46</b></p><p><b>　　致 謝47</b></p><p><b>　　參考文獻(xiàn)48</b></p><p><b>　　附 錄50</b></p><p><b>　

17、　第1章 緒論</b></p><p>　　1.1開(kāi)關(guān)電源的發(fā)展現(xiàn)狀和趨勢(shì)</p><p>　　開(kāi)關(guān)電源被譽(yù)為高效節(jié)能電源，它代表著穩(wěn)壓電源的發(fā)展方向，現(xiàn)已成為穩(wěn)壓電源的主要產(chǎn)品。高效節(jié)能和保護(hù)環(huán)境己成為當(dāng)今世界的共識(shí)，世界各國(guó)已經(jīng)陸續(xù)對(duì)家電與消費(fèi)電子產(chǎn)品的待機(jī)功耗與效率開(kāi)始實(shí)施越來(lái)越嚴(yán)格的省電要求。節(jié)能開(kāi)關(guān)電源的關(guān)鍵是要進(jìn)一步減少電源工作損耗，使絕大部分功率送到負(fù)載上，自身?yè)p

18、耗應(yīng)越小越好，在能量傳輸系統(tǒng)中提高電源的工作效率。</p><p>　　隨著電力電子技術(shù)的高速發(fā)展，開(kāi)關(guān)電源得到了廣泛的應(yīng)用，而日新月異的高科技產(chǎn)品也對(duì)開(kāi)關(guān)電源提出了更高的要求。開(kāi)關(guān)電源的模擬控制已比較成熟，但卻又無(wú)法克服的缺點(diǎn)，現(xiàn)已開(kāi)發(fā)出數(shù)字控制技術(shù)。主要有以下兩種方法：第一種是單片機(jī)通過(guò)外接A-D轉(zhuǎn)換芯片進(jìn)行采樣，采樣后對(duì)得到的數(shù)據(jù)進(jìn)行運(yùn)算和調(diào)節(jié)，再把結(jié)果通過(guò)D-A轉(zhuǎn)換后傳到PWM芯片中，實(shí)現(xiàn)單片機(jī)對(duì)開(kāi)關(guān)電源

19、的間接控制。第二種是通過(guò)高性能數(shù)字芯片如DSP對(duì)電源實(shí)現(xiàn)直接控制，數(shù)字芯片完成信號(hào)采樣A-D轉(zhuǎn)換和PWM輸出等工作，由于輸出的數(shù)字PWM信號(hào)功率不足以驅(qū)動(dòng)開(kāi)關(guān)管，需通過(guò)一個(gè)驅(qū)動(dòng)芯片進(jìn)行開(kāi)關(guān)管的驅(qū)動(dòng)。這樣就可以簡(jiǎn)化控制電路的設(shè)計(jì)，由于這些芯片與比較高的采樣速度和運(yùn)算速度，可以快速有效的實(shí)現(xiàn)各種復(fù)雜的控制算法，實(shí)現(xiàn)對(duì)電源的有效控制，有較高的動(dòng)態(tài)性能和穩(wěn)壓精度。</p><p>　　隨著數(shù)字芯片和電源技術(shù)的發(fā)展，現(xiàn)在出

20、現(xiàn)了為電源控制而開(kāi)發(fā)出來(lái)的控制處理器， 它主要由高速A-D轉(zhuǎn)換器，數(shù)字PID補(bǔ)償器和數(shù)字PWM輸出三部分組成，反饋環(huán)路的控制由它來(lái)完成，中央處理器作為管理模塊應(yīng)用在電源上。采用新的技術(shù)大大降低了A-D轉(zhuǎn)換需要的時(shí)間，可以達(dá)到兆赫級(jí)采樣頻率。</p><p>　　雖然數(shù)字控制有著明顯的優(yōu)勢(shì)，但它還不能完全滿足開(kāi)關(guān)電源的要求，而能達(dá)到要求的又過(guò)于昂貴，所以應(yīng)用還并不廣泛。但隨著控制處理器技術(shù)的提出，數(shù)字控制技術(shù)在開(kāi)關(guān)

21、電源中必將得到廣泛的應(yīng)用。</p><p>　　開(kāi)關(guān)電源的未來(lái)趨勢(shì)：</p><p><b>　　1.高頻化</b></p><p>　　高頻化是目前開(kāi)關(guān)電源技術(shù)發(fā)展的主要方向之一，也是高頻開(kāi)關(guān)電源整流器發(fā)展的主要趨勢(shì)之一。</p><p><b>　　2.模塊化</b></p>&l

22、t;p>　　模塊式結(jié)構(gòu)除了具有很強(qiáng)的適應(yīng)性外，還有一些很重要的優(yōu)點(diǎn)，如：系統(tǒng)初始投資少,擴(kuò)容非常方便,安裝運(yùn)輸方便,冗余方式工作額外投入很少,維護(hù)快捷方便等。</p><p><b>　　3.智能化</b></p><p>　　智能化是現(xiàn)代通信系統(tǒng)對(duì)其基礎(chǔ)供電電源高標(biāo)準(zhǔn)要求的必然結(jié)果，是新型單片機(jī)技術(shù)在開(kāi)關(guān)電源領(lǐng)域應(yīng)用的完美體現(xiàn)。</p><

23、p><b>　　4.標(biāo)準(zhǔn)化</b></p><p>　　目前高頻開(kāi)關(guān)整流器產(chǎn)品在設(shè)計(jì)時(shí)需滿足的標(biāo)準(zhǔn)，除自身規(guī)范要求外，主要有電磁兼容標(biāo)準(zhǔn)和安全標(biāo)準(zhǔn)兩種。</p><p>　　對(duì)于開(kāi)關(guān)電源的設(shè)計(jì)，先進(jìn)的功率半導(dǎo)體器件可以方便的得到,先進(jìn)的電路拓?fù)浜涂刂品绞揭呀?jīng)開(kāi)始應(yīng)用，現(xiàn)在所應(yīng)該做的就是想辦法去實(shí)現(xiàn)，以提高技術(shù)水平，同時(shí)創(chuàng)造更好的應(yīng)用機(jī)會(huì)和市場(chǎng)份額。</p&

24、gt;<p>　　1.2數(shù)字化控制器簡(jiǎn)介</p><p>　　隨著電力電子技術(shù)的高速發(fā)展，開(kāi)關(guān)電源得到了廣泛的應(yīng)用，而日新月異的高科技產(chǎn)品對(duì)開(kāi)關(guān)電源提出了更高的要求。開(kāi)關(guān)電源模擬控制技術(shù)發(fā)展了很多年，己經(jīng)比較成熟，但是卻無(wú)法克服固有的缺點(diǎn)。而開(kāi)關(guān)電源采用全數(shù)字化控制與模擬控制相比，具有以下優(yōu)勢(shì)。</p><p>　　1.數(shù)字控制器溫度漂移小，抗干擾能力強(qiáng)，穩(wěn)定性好，系統(tǒng)的可靠

25、性高易于標(biāo)準(zhǔn)化。由于數(shù)字控制芯片的高可靠性，必然導(dǎo)致整個(gè)變換器系統(tǒng)的可靠性提高。</p><p>　　2.可以有效的提高電源的一致性，克服模擬控制帶來(lái)的產(chǎn)品性能分散性在模擬控制應(yīng)用中，不可避免地將遇到因器件參數(shù)離散造成的電源性能偏差，只有在設(shè)計(jì)時(shí)不斷的調(diào)整系統(tǒng)參數(shù)來(lái)盡量減小參數(shù)分散性對(duì)系統(tǒng)性能的影響;在數(shù)字控制應(yīng)用中，由于采用統(tǒng)一標(biāo)</p><p>　　3.系統(tǒng)監(jiān)控和維護(hù)方便。系統(tǒng)一旦出現(xiàn)

26、故障，可以很方便地通過(guò)RS232接口或者RS485接口或者USB通訊接口進(jìn)行調(diào)試,故障查詢,歷史記錄查詢故障診斷,軟件修復(fù)等;也可以通過(guò)MODEM或者Web/SNMP網(wǎng)絡(luò)遠(yuǎn)程操作這樣就可以以較低的成本完成自我校正和遠(yuǎn)程服務(wù)，也給廠家的售后服務(wù)帶來(lái)很大的方便。</p><p>　　4.采用數(shù)字控制方案，使得許多高級(jí),復(fù)雜的算法有可能通過(guò)數(shù)字控制器來(lái)實(shí)現(xiàn)。相對(duì)于傳統(tǒng)的應(yīng)用廣泛的PID控制器，在上個(gè)世紀(jì)，人們提出許多高

27、級(jí),復(fù)雜的控制策略以滿足用戶對(duì)控制特性的越來(lái)越高的要求，其中應(yīng)用比較成功的有模糊控制,神經(jīng)網(wǎng)絡(luò)控制,無(wú)差拍控制,自適應(yīng)控制等。這些新型的控制策略，與傳統(tǒng)的PID控制策略一起使用，可以取長(zhǎng)補(bǔ)短，有效的提高系統(tǒng)的性能。</p><p>　　因此使用數(shù)字技術(shù)來(lái)設(shè)計(jì)和開(kāi)發(fā)開(kāi)關(guān)電源勢(shì)在必行。目前實(shí)現(xiàn)開(kāi)關(guān)電源數(shù)字控制主要有以下兩種方法。</p><p>　　使用單片機(jī)通過(guò)外接AD轉(zhuǎn)換芯片進(jìn)行采樣，采樣

28、后對(duì)得到的數(shù)據(jù)進(jìn)行運(yùn)算和調(diào)節(jié)，再把結(jié)果通過(guò)DA轉(zhuǎn)換后傳到P刪芯片中，實(shí)現(xiàn)單片機(jī)對(duì)開(kāi)關(guān)電源的間接控制。這種方法的技術(shù)目前已經(jīng)比較成熟，設(shè)計(jì)方法容易掌握，不但克服了模擬控制的固有缺陷，而且對(duì)單片機(jī)的要求不高，成本比較低。但是控制電路由于用多個(gè)芯片，電路比較復(fù)雜;單片經(jīng)過(guò)AD/DA轉(zhuǎn)換，有較大時(shí)延，勢(shì)必影響電源的動(dòng)態(tài)性能和穩(wěn)壓精度。也有的單片機(jī)集成了PWM輸出，但開(kāi)關(guān)電源的高頻化發(fā)展，一般單片機(jī)的時(shí)鐘頻率有限，產(chǎn)生的PWM輸出頻率和精度成正比

29、，無(wú)法產(chǎn)生足夠頻率和精度的PWM輸出信號(hào)，并且單片機(jī)采用的是馮諾依曼總線結(jié)構(gòu)，所以在運(yùn)算量大的實(shí)時(shí)控制系統(tǒng)中很難有所作為。</p><p>　　使用高性能數(shù)字芯片如DSP對(duì)電源進(jìn)行直接控制，數(shù)字芯片完成信號(hào)采樣AD轉(zhuǎn)換和PWM輸出等工作，由于輸出的數(shù)字PWM信號(hào)功率不足以驅(qū)動(dòng)開(kāi)關(guān)管，需要通過(guò)一個(gè)驅(qū)動(dòng)芯片進(jìn)行開(kāi)關(guān)管的驅(qū)動(dòng)。這樣就可以簡(jiǎn)化控制電路的設(shè)計(jì)，由于這些芯片有較高的采樣速度(TMS320AD/DA轉(zhuǎn)換一次完成

30、只需500ns)和運(yùn)算速度，可以快速有效的實(shí)現(xiàn)各種復(fù)雜控制算法，實(shí)現(xiàn)對(duì)電源的有效控制，有較高的動(dòng)態(tài)性能和穩(wěn)壓精度。但是DSP芯片結(jié)構(gòu)復(fù)雜，所有任務(wù)共享處理器內(nèi)核寄存器,內(nèi)部和外部存儲(chǔ)器,OMA引擎以及10外設(shè)等資源，這些任務(wù)通常被稱(chēng)為“線程”。一個(gè)任務(wù)很有可能和其他任務(wù)相互影響，這類(lèi)影響一般出乎人們的意料，不容易察覺(jué)。而且，大部分DSP算法必須“實(shí)時(shí)”運(yùn)行，因此，意外的延時(shí)或者等待都會(huì)導(dǎo)致系統(tǒng)出現(xiàn)故障。</p><p

31、>　　另外傳統(tǒng)通用的DSP，數(shù)據(jù)傳輸仍然是串行的，并非針對(duì)實(shí)時(shí)信號(hào)處理而設(shè)計(jì)，數(shù)據(jù)的輸入輸出能力相對(duì)于其處理能力要低得多，在一些電力電子系統(tǒng)的控制中，難以滿足實(shí)時(shí)性，因此性能受到一定的限制。當(dāng)實(shí)際要求進(jìn)行更高速的處理運(yùn)算時(shí)，他的運(yùn)算速度和輸入至輸出的延時(shí)使得系統(tǒng)很難達(dá)到要求的精度。而一些具有并行處理能力的DSP其價(jià)格一般很高，多是為實(shí)現(xiàn)特定功能而設(shè)計(jì)的，通用性比較差。</p><p>　　1.3可編程邏輯器

32、件的發(fā)展及其特點(diǎn)</p><p>　　隨著微電子設(shè)計(jì)技術(shù)與工藝的發(fā)展，數(shù)字集成電路從電子管,晶體管,中小規(guī)模集成電路,超大規(guī)模集成電路(VLSIC)逐步發(fā)展到今天的專(zhuān)用集成電路(ASIC)。ASIC的出現(xiàn)降低了產(chǎn)品的生產(chǎn)成本，提高了系統(tǒng)的可靠性，縮小了設(shè)計(jì)的物理尺寸，推動(dòng)了社會(huì)的數(shù)字化進(jìn)程。但是ASIC因其設(shè)計(jì)周期長(zhǎng)，改版投資大，靈活性差等缺陷制約著它的應(yīng)用范圍。</p><p>　　可編

33、程邏輯器件隨著微電子制造工藝的發(fā)展取得了長(zhǎng)足的進(jìn)步。從早期的只能存儲(chǔ)少量數(shù)據(jù)，完成簡(jiǎn)單邏輯功能的可編程只讀存儲(chǔ)器,紫外線可擦除只讀存儲(chǔ)器和電可擦除只讀存儲(chǔ)器，發(fā)展到能完成中大規(guī)模的數(shù)字邏輯功能的可編程陣列邏輯和通用陣列邏輯，今天已經(jīng)發(fā)展成為可以完成超大規(guī)模的復(fù)雜組合邏輯與時(shí)序邏輯的復(fù)雜可編程邏輯器件(CPLD)和現(xiàn)場(chǎng)可編程邏輯器件(FPGA)。隨著工藝技術(shù)的發(fā)展與市場(chǎng)需要，超大規(guī)模,高速,低功耗的新型FPGA/CPLD不斷推陳出新。新一

34、代的FPGA甚至集成了中央處理器或是數(shù)字處理器內(nèi)核，在一片F(xiàn)PGA上進(jìn)行軟硬件協(xié)同設(shè)計(jì)，為實(shí)現(xiàn)片上可編程系統(tǒng)提供了強(qiáng)大的支持。</p><p>　　現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)是由大量的門(mén)和觸發(fā)器組合在一起的積木式結(jié)構(gòu)的芯片，是在全定制ASIC的基礎(chǔ)上發(fā)展出來(lái)的，它克服了全定制AS工C不夠靈活的缺點(diǎn)，非常適合大規(guī)模數(shù)字信號(hào)處理和數(shù)字控制場(chǎng)合。</p><p>　　FPGA作為一種大規(guī)模可編

35、程邏輯硬件平臺(tái)，其具有如下特點(diǎn)：</p><p>　　(l)速度快：雖然不同公司不同系列的FPGA/CLPD的速度各不相同，但其運(yùn)行的時(shí)鐘均可達(dá)幾十MHZ甚至一百多MHz，已是遠(yuǎn)大于DSP和各類(lèi)的微控制器?，F(xiàn)在也已有300MHz的產(chǎn)品問(wèn)世。</p><p>　　(2)規(guī)模大。目前市場(chǎng)上FPGA的密度從幾千系統(tǒng)門(mén)到數(shù)百萬(wàn)系統(tǒng)門(mén)。在電源控制系統(tǒng)設(shè)計(jì)過(guò)程中，可以把所有的外電路在一片芯片中完成，減

36、少PCB的面積，提高系統(tǒng)可靠性。</p><p>　　(3)靈活性大。由于FPGA不僅對(duì)其內(nèi)容可重復(fù)編程，對(duì)其I/0口也可以重新配置。這樣，當(dāng)發(fā)現(xiàn)現(xiàn)有的系統(tǒng)有缺陷或需要對(duì)系統(tǒng)進(jìn)行升級(jí)時(shí)，則有可能不需要改變PCB，而只對(duì)FPGA重新編程即可，從而降低成本，縮短開(kāi)發(fā)周期。</p><p>　　(4)設(shè)計(jì)開(kāi)發(fā)簡(jiǎn)單。為了提高工作效率，F(xiàn)PGA的開(kāi)發(fā)軟件中集成有不同的開(kāi)發(fā)方式，以適應(yīng)各種不同的電子工

37、程師的需要，如原理圖設(shè)計(jì)方法,ABEL語(yǔ)言和HDL語(yǔ)言(包括VHDL語(yǔ)言和verilogHDL語(yǔ)言)。日前，使用最廣泛的是HDL語(yǔ)言，可大大降低硬件電路設(shè)計(jì)的難度，根據(jù)系統(tǒng)的行為和功能需求，“自上而下”地逐層進(jìn)行設(shè)計(jì)描述,綜合,優(yōu)化,仿真與驗(yàn)證，直到完成整個(gè)器件的設(shè)計(jì)。另外，還可以利用各FPGA公司提供的功能內(nèi)核(IP核)，使設(shè)計(jì)更加快速和靈活。</p><p>　　(5)由于FPGA規(guī)模大,速度快，所以在FPG

38、A內(nèi)可以實(shí)現(xiàn)各種復(fù)雜的功能，如32位算法函數(shù),流水線乘法等復(fù)雜邏輯，以及復(fù)雜的控制函數(shù)和高精度的速度調(diào)節(jié)等控制功能。</p><p>　　1.4可編程器件在電力電子控制技術(shù)中的應(yīng)用</p><p>　　數(shù)字化控制已廣泛應(yīng)用于電力電子電路的各個(gè)方面，滿足了電力電子電路日趨高頻化和復(fù)雜化的發(fā)展需要，在提高系統(tǒng)效率,改善系統(tǒng)性能等方面發(fā)揮著越來(lái)越重要的作用。</p><p&g

39、t;　　目前，單片機(jī)在電力電子電路的控制系統(tǒng)中應(yīng)用已經(jīng)比較成熟;DSP,FPGA也在電力電子電路的控制系統(tǒng)中得到了日益廣泛的應(yīng)用。隨著電力電子電路的日趨高頻化和復(fù)雜化，各種控制芯片的混合使用將成為控制電路的研究熱點(diǎn)。</p><p>　　(1)單片機(jī)+DSP結(jié)構(gòu)：比如，在UPS中，DC/DC,AC/DC的控制可以采用單片機(jī)，而DC/AC的控制則采用運(yùn)算速度和頻率更高的DSP芯片。</p><p

40、>　　(2)DSP+FPGA結(jié)構(gòu)：DSP具有軟件的靈活性，而FPGA硬件集成度高，使其具有強(qiáng)大的并行處理能力，提高了系統(tǒng)運(yùn)行效率，能夠處理復(fù)雜算法。因此，本結(jié)構(gòu)有助于在設(shè)計(jì)中協(xié)調(diào)軟,硬件之間的關(guān)系。</p><p>　　(3)嵌入DSP模塊的FPGA：將具有基本數(shù)字信號(hào)功能的DSP模塊嵌入到FPGA中，這樣FPGA提供的DSP性能可以達(dá)到每秒1280億次MAC(乘法并累加)，這將大大高于目前主流DSP的性能

41、。因此，也成為目前研究的一大熱點(diǎn)。</p><p>　　實(shí)際設(shè)計(jì)中，任意任務(wù)或者線程的實(shí)現(xiàn)不論使用DSP還是FPGA，其復(fù)雜程度都差不多。FPGA能夠更自然地實(shí)現(xiàn)大部分?jǐn)?shù)字信號(hào)處理算法。每一任務(wù)都分配有自己的資源，獨(dú)立運(yùn)行。類(lèi)似匯編語(yǔ)言的程序中處理連續(xù)流信號(hào)過(guò)程鏈的每一步，為每一步提供專(zhuān)用資源，使得吞吐量大大提高。另外，可以根據(jù)任務(wù)需求來(lái)定制FPGA資源分配。按照邏輯劃分來(lái)分解任務(wù)。這有助于定義好任務(wù)之間的接口，

42、大大消除了任務(wù)之間意外的相互影響。由于每一任務(wù)都能連續(xù)運(yùn)行，對(duì)存儲(chǔ)器的要求大大低于DSP，而DSP必須以批處理的方式來(lái)緩沖數(shù)據(jù)和程序。由于FPGA在整個(gè)器件中分配存儲(chǔ)器資源，每一任務(wù)幾乎都永久分配了所需的專(zhuān)用存儲(chǔ)資源。這樣實(shí)現(xiàn)了任務(wù)之間的高度隔離。結(jié)果，對(duì)一個(gè)任務(wù)的修改不會(huì)導(dǎo)致另一任務(wù)出現(xiàn)異常行為。因此，開(kāi)發(fā)人員能夠以可預(yù)測(cè)的方式更合理直接地隔離并修復(fù)缺陷。</p><p>　　FPGA劃分,測(cè)試臺(tái)以及仿真模型的

43、應(yīng)用提高了集成和回歸測(cè)試的效率，能夠迅速隔離問(wèn)題，加速了開(kāi)發(fā)過(guò)程，簡(jiǎn)化了產(chǎn)品維護(hù)，并能夠方便地增加新功能。這是FPGA相比于DSP開(kāi)發(fā)過(guò)程的關(guān)鍵優(yōu)勢(shì)，隨著設(shè)計(jì)復(fù)雜度的提高以及開(kāi)發(fā)團(tuán)隊(duì)規(guī)模的擴(kuò)大，這一優(yōu)勢(shì)會(huì)更加突出。</p><p>　　1.5Cyclone系列芯片介紹</p><p>　　本文采用的控制芯片是Altera公司推出的低成本FPGA， Cyclone系列芯片。該系列芯片主要定位

44、在大量，且對(duì)成本敏感的設(shè)計(jì)中。</p><p>　　Cyclone器件采用0.13um的工藝制造，其內(nèi)部有鎖相環(huán), RAM塊，邏輯容量2910-20060個(gè)Cyclone系列FPGA特性見(jiàn)表1-2。</p><p>　　表1-2 Cyclone系列FPGA主要特性 </p><p>　　Cyclone 架構(gòu)：</p&

45、gt;<p>　　Cyclone器件具有豐富的邏輯資源和存儲(chǔ)資源,時(shí)鐘資源管理電路以及很高的IO資源。</p><p>　　Cyclone結(jié)構(gòu)如圖2-3所示，垂直結(jié)構(gòu)的邏輯單元（LE），嵌入式存儲(chǔ)塊和鎖相環(huán)（PLL）周?chē)h(huán)繞IO單元（LOE），高效的內(nèi)部鏈接和低延時(shí)的時(shí)鐘網(wǎng)絡(luò)，保證了每個(gè)結(jié)構(gòu)單元和數(shù)據(jù)信號(hào)的聯(lián)通性。</p><p>　　1-3 Cyclone FPGA的平面

46、布局</p><p>　　Cyclone的器件周?chē)謪^(qū)工作的IO單元被分為不同的IO塊，在消耗最小裸片面積的情況下達(dá)到最優(yōu)化的性能。主要性能包括：</p><p>　　☆2910~20060個(gè)LE；</p><p>　　☆高達(dá)294912 RAM bits;</p><p>　　☆支持LVTTL,LVCOMS,SSTL-2和SSTL-3 IO

47、標(biāo)準(zhǔn)；</p><p>　　☆支持60MHz 和33MHz,60bit和32bit的PCI標(biāo)準(zhǔn)；</p><p>　　☆支持高速（640Mbps）LVDS IO；</p><p>　　☆支持低速（311Mbps）LVDS IO；</p><p>　　☆多至兩個(gè)PLL可以提供全局和局部時(shí)鐘；</p><p>　　☆8個(gè)內(nèi)

48、部全局時(shí)鐘網(wǎng)絡(luò)；</p><p>　　☆支持外部存儲(chǔ)器，包括DDR,SDRAM,FCRAM和單數(shù)據(jù)速率的SDRAM；</p><p><b>　　☆支持多種IP核；</b></p><p>　　Cyclone是基于查表（look-up Table）結(jié)構(gòu)的，它的邏輯陣列（Logic Array）由邏輯陣列塊（Logic Array Bloc

49、ks ,LABs）組成，下圖1-4為cyclone的LAB的結(jié)構(gòu)。</p><p>　　1-4 Cyclone LAB的結(jié)構(gòu) </p><p>　　每一個(gè)LAB由10個(gè)LE,LE進(jìn)位鏈,LAB控制信號(hào),內(nèi)部連線,LUT鏈和寄存器鏈連接線組成。</p><p>　　LAB局部互連能夠驅(qū)動(dòng)同一LAB中的LE。行互連，列互連以及同一LAB中LE的輸出驅(qū)動(dòng)L朋局部互連。左右

50、兩側(cè)的相鄰LAB，PLL和M4KRAM塊也可以通過(guò)直接互連驅(qū)動(dòng)LAB局部互連。</p><p>　　Cyclone FPGA的時(shí)鐘資源：</p><p>　　Cydone內(nèi)部有8個(gè)內(nèi)部全局時(shí)鐘網(wǎng)絡(luò)，可以由全局時(shí)鐘管腳CLKO一3,復(fù)用的時(shí)鐘管腳DPCLKO~7,鎖相環(huán)(PLL)或者是內(nèi)部邏輯來(lái)驅(qū)動(dòng)。</p><p>　　CycloneFPGA中的PLL只能由全局管腳

51、CLKO~3來(lái)驅(qū)動(dòng)。CLKO和CLKI可以作為PLL1的兩個(gè)可選的時(shí)鐘輸入端，也可以作為一對(duì)差分LVDS的時(shí)鐘輸入管腳，CLK0作為正端輸入(LVDSCLKlp)，而CLKI作為負(fù)端輸入(LVDSCLK1n)。同樣，CLK2和CLK3可以作為PLL2的兩個(gè)可選的時(shí)鐘輸入端，也可以作為一對(duì)差分LVDS的時(shí)鐘輸入管腳。</p><p>　　Cyclone的管腳可以支持單端和差分LVDS的接口電平，支持PCI總線標(biāo)準(zhǔn)，

52、其IOE內(nèi)部示意圖如圖1-5所示。管腳上有可編程的上拉電阻，可選的PCI嵌位二極管和總線保持電路。輸出驅(qū)動(dòng)器可以控制驅(qū)動(dòng)電流強(qiáng)度,反轉(zhuǎn)斜率和漏極開(kāi)路輸出。</p><p>　　1-5 Cyclone器件的LOE結(jié)構(gòu)</p><p>　　Altera公司為Cyclone的低成本方案專(zhuān)門(mén)設(shè)計(jì)了一種低成本串行加載芯片，有EPCSI和EPCS4兩款。</p><p>　　

53、Altera公司的Cycl。ne系列芯片與其他高性能的芯片比起來(lái)，功能更加簡(jiǎn)單,基本，結(jié)構(gòu)簡(jiǎn)單，封裝布線更加簡(jiǎn)化，尺寸更小，價(jià)格更是低廉很多。非常適合對(duì)成本要求嚴(yán)格的設(shè)計(jì)。</p><p>　　結(jié)合成本和本課題需求，選用Cyelone系列的 EPIC3T144C8芯片.</p><p>　　1.6開(kāi)發(fā)工具及設(shè)計(jì)語(yǔ)言</p><p>　　隨著集成電路設(shè)計(jì)變得越來(lái)越復(fù)雜

54、，門(mén)級(jí)電路描述不易于管理和理解的缺點(diǎn)顯得越來(lái)越突出，這使得用更抽象的方法表達(dá)電路設(shè)計(jì)成為必要。就像20世紀(jì)70年代高級(jí)編程語(yǔ)言取代匯編語(yǔ)言一樣，從20世紀(jì)90年代以來(lái)，硬件描述語(yǔ)言(HDL)整逐步取代門(mén)級(jí)原理圖。邏輯綜合工具可以完成HDL到門(mén)級(jí)電路的轉(zhuǎn)化。在電路設(shè)計(jì)中使用HDL和邏輯綜合工具不再是一種選擇，而是一種必要。</p><p>　　HDL是硬件描述語(yǔ)言(HardwareDescriptionLangua

55、ge)的縮寫(xiě)。HDL有多種，但最流行和通用的只有verilogHDL和vHDL兩種。VerilogHDL起源于1983年的GDA(GarewayDesignAutomation)，而HDL出現(xiàn)較晚，最初是由美國(guó)國(guó)防高級(jí)研究局(DARPA)創(chuàng)立的。</p><p>　　VHDL是Very High Speed Integretered CireuitHDL的縮寫(xiě)。VHDL是在ADA語(yǔ)言基礎(chǔ)上發(fā)展起來(lái)的。盡管VHDL

56、得到美國(guó)國(guó)防部的支持，并于1987年成為工EEE標(biāo)準(zhǔn)(IEEEStandard1076-1987)，但由于ADA語(yǔ)言的使用者遠(yuǎn)遠(yuǎn)少于C語(yǔ)言，它的普及程度也就遠(yuǎn)遠(yuǎn)落后于VerilogHDL。</p><p>　　VerilogHDL是在應(yīng)用最為廣泛的C語(yǔ)言基礎(chǔ)上發(fā)展起來(lái)的一種硬件描述語(yǔ)言，它是由GDA公司的Phi1 Moorby于1983年創(chuàng)建的，最初只設(shè)計(jì)了一個(gè)仿真與驗(yàn)證工具。之后又陸續(xù)開(kāi)發(fā)了相關(guān)的故障模擬與時(shí)序

57、分析工具。1985年Moorby推出了它的第三個(gè)商用仿真器Veri1og-XL，獲得了巨大的成功，從而使VerilogHDL成為該公司的獨(dú)家專(zhuān)利。1990年CADENCE公司公開(kāi)發(fā)表了VerilogHDL，并成立OVI(OpenVeri1ogInternational)組織以促進(jìn)#VerilogHDL語(yǔ)言的發(fā)展。1995年VerilogHDL成為IEEE標(biāo)準(zhǔn)，即工EEEStandard1364-19951。</p><

58、;p>　　VerilogHDL簡(jiǎn)單而優(yōu)美。描述硬件單元的結(jié)構(gòu)簡(jiǎn)單且易讀。相比較而言，VHDL的長(zhǎng)度是VerilogHDL的兩倍。</p><p>　　設(shè)計(jì)者只要學(xué)會(huì)Verilog一門(mén)語(yǔ)言，就可以應(yīng)付邏輯設(shè)計(jì)中所有方面的事情。例如在設(shè)計(jì)中，所需要的功能模塊,層次結(jié)構(gòu),測(cè)試向量以及人及交換等都可以用Verilog來(lái)實(shí)現(xiàn)。</p><p>　　VerilogHDL不僅簡(jiǎn)單,規(guī)范，而且容易學(xué)

59、習(xí)和掌握。它非常類(lèi)似于C語(yǔ)言編程。因?yàn)閏語(yǔ)言是一種應(yīng)用最為廣泛的編程語(yǔ)言，絕大部分設(shè)計(jì)者都熟悉c語(yǔ)言，所以學(xué)習(xí)VerilogHDL也就容易多了。</p><p>　　在美國(guó)的許多著名高校如斯坦福大學(xué),南加州大學(xué)等，都將VerilogHDL作為主要的授課內(nèi)容，這與我國(guó)高校偏重VHDL語(yǔ)言教學(xué)的現(xiàn)實(shí)形成了明顯反差。</p><p>　　基于VerilogHDL所具有的優(yōu)點(diǎn)，本課題中使用的就是V

60、erilogHDL語(yǔ)言。</p><p>　　1.7Quartusll簡(jiǎn)介</p><p>　　1.本設(shè)計(jì)主要在硬件描述開(kāi)發(fā)環(huán)境Quartus ll7.2下完成的。Quartus11 7.2是Altera公司的FPGA開(kāi)發(fā)工具，界面友好,使用便捷，被譽(yù)為業(yè)界最易學(xué)習(xí)的EDA軟件。它支持原理圖,VHDL語(yǔ)言和Altera：公司自己的語(yǔ)言AHDL的文本文件，以及波形,ED工F等格式的文件為設(shè)計(jì)

61、輸入，也支持這些文件的任意混合設(shè)計(jì)。其硬件描述語(yǔ)言輸入提供模板輸入法，可以大大提高輸入速度和準(zhǔn)確率。</p><p>　　邏輯綜合工具是把HDL語(yǔ)言翻譯成最基本的與或非門(mén)的連接關(guān)系(網(wǎng)表)，輸出edf/vqm文件，導(dǎo)給CPLD/FPGA廠家的軟件進(jìn)行試配和布線的工具。雖然Altera設(shè)計(jì)綜合軟件的經(jīng)驗(yàn)還不夠豐富，但是只有Altera自己對(duì)其芯片的內(nèi)部結(jié)構(gòu)最了解，所以Quartusll其內(nèi)嵌綜合工具的一些優(yōu)化策略甚

62、至優(yōu)于其他專(zhuān)業(yè)綜合工具。Quartusll集成的實(shí)現(xiàn)工具主要有AssignmentEditor(約束編輯器,LogicLock(邏輯鎖定工具),PoworfitFitter(布局布線工具),ChipEditor(底層編輯器),DesignSpaCeExp1oer(設(shè)計(jì)空間管理器)和DesignAssistant(檢查設(shè)計(jì)可靠性)等。Quartusn內(nèi)嵌的后端輔助工具主要有Assemb1er(編程文件生成工具),Programlner(下

63、載配置工具)和PowerGauge(功耗仿真器)。</p><p>　　Quartusll具有門(mén)級(jí)仿真器，可以進(jìn)行功能仿真和時(shí)序仿真，能夠產(chǎn)生精確的仿真結(jié)果。為了方便設(shè)計(jì)者充分利用己有資源，Atera公司提供了許多免費(fèi)的仲軟核，如DFF觸發(fā)器,全加器等。另外也支持主流的第三方EDA工具，如Synopsys,Candenee,Synplicity,Mentor等。由于其仿真的測(cè)試矢量文件(*.Vec格式簡(jiǎn)單，可以采

64、用外部生成后輸入到A1tera仿真環(huán)境中的方注.，所以增強(qiáng)后的Quartusll仿真能力較強(qiáng)。</p><p>　　1.8本課題研究的目的及意義</p><p>　　數(shù)字化控制系統(tǒng)以其突出的優(yōu)點(diǎn)逐漸取代模擬控制電路,在電力電子電路領(lǐng)域的各個(gè)方面已經(jīng)得到了廣泛的應(yīng)用"隨著微電子的發(fā)展,高速度,高集成度的現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)與數(shù)字化控制技術(shù)的結(jié)合成為數(shù)字化控制系統(tǒng)發(fā)展的必然趨

65、勢(shì)。</p><p>　　結(jié)合數(shù)字控制優(yōu)點(diǎn)及FPGA長(zhǎng)處,本文提出一種前緣峰值電壓-峰值電流控制算法基于EP1C3T144的開(kāi)關(guān)電源數(shù)字化控制系統(tǒng)方案,并完成了設(shè)計(jì)仿真以及EP1C3T144最小系統(tǒng)的設(shè)計(jì)，將開(kāi)關(guān)電源控制器集成在EP1C3T144芯片上,一方面提高了控制芯片的工作效率,另一方面減少控制芯片的外圍分立元件,從而達(dá)到提高系統(tǒng)工作可靠性,增強(qiáng)系統(tǒng)的靈活性,適應(yīng)性,減少PCB面積,降低成本。</p&

66、gt;<p>　　基于FPGA的靈活性和可任意配置特性,本系統(tǒng)中各個(gè)功能模塊通過(guò)單獨(dú)配置,可以作為獨(dú)立模塊下載到芯片中使用,具有很強(qiáng)的通用性;當(dāng)需要系統(tǒng)升級(jí)或者系統(tǒng)功能擴(kuò)展時(shí),只需將現(xiàn)有系統(tǒng)移植到更高級(jí)的FPGA芯片,并加入需要的功能模塊即可,因此具有很強(qiáng)的移植性。</p><p>　　第2章 數(shù)字控制器的設(shè)計(jì)</p><p>　　本章對(duì)數(shù)字控制器各個(gè)模塊作以介紹，并在此基礎(chǔ)

67、之上對(duì)前緣數(shù)字峰值電壓-峰值電流控制算法進(jìn)行分析研究。</p><p>　　2.1數(shù)字電源開(kāi)關(guān)結(jié)構(gòu)</p><p>　　數(shù)字開(kāi)關(guān)電源采用微控器作為核心，完成采樣 控制 算法 輸出 顯示 等功能，其結(jié)構(gòu)如下圖</p><p>　　2-1 數(shù)字控制開(kāi)關(guān)電源基本架構(gòu) </p><p>　　開(kāi)關(guān)電源數(shù)字控制器的三大主要結(jié)構(gòu)單元 模數(shù)轉(zhuǎn)換器(ADC)數(shù)

68、字補(bǔ)償器( COMP )數(shù)字脈沖調(diào)制器(DPWM ),ADC實(shí)現(xiàn)模數(shù)信號(hào)的轉(zhuǎn)換，數(shù)字補(bǔ)償器COMP根據(jù)數(shù)字誤差信號(hào)進(jìn)行相應(yīng)的補(bǔ)償?shù)玫浇o定信號(hào)，DPWM實(shí)現(xiàn)從數(shù)字信號(hào)到時(shí)間信號(hào)的的轉(zhuǎn)換。接下來(lái)分別介紹重要的兩個(gè)模塊數(shù)字補(bǔ)償器和數(shù)字脈寬調(diào)制器。</p><p><b>　　2.2模數(shù)轉(zhuǎn)換器</b></p><p>　　模數(shù)轉(zhuǎn)換器（ADC）將電路輸出的模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)

69、送給控制單元，根據(jù)轉(zhuǎn)換速度和精度的需要，此次設(shè)計(jì)選擇8位 400ns轉(zhuǎn)換速度的ADC7825芯片作為模數(shù)轉(zhuǎn)換器件。</p><p><b>　　2.3數(shù)字補(bǔ)償器</b></p><p>　　在數(shù)字開(kāi)關(guān)變換器中，通常用的是比例-微分（Porportion-integration,PI）或者比例-微分-積分（Porportion-integration-different

70、iation,PID）補(bǔ)償器是關(guān)于輸出電壓與參考電壓的誤差的時(shí)間函數(shù)。</p><p>　　設(shè)實(shí)際輸入信號(hào)y(t)與給定參考信號(hào)ref(t)構(gòu)成的偏差信號(hào)為</p><p>　　則模擬PID補(bǔ)償器的輸出為</p><p><b>　　d </b></p><p>　　式中，Kp為比例系數(shù) ；Ki積分系數(shù)；Kd微分系數(shù)。&

71、lt;/p><p>　　當(dāng)Kd=0時(shí)，模擬PID補(bǔ)償器退化為模擬PI補(bǔ)償器，PID補(bǔ)償器三個(gè)環(huán)節(jié)的主要功能和特點(diǎn)如下。</p><p>　　比例環(huán)節(jié)：迅速反應(yīng)控制信號(hào)的偏差e(t)，偏差一旦產(chǎn)生，控制器立刻產(chǎn)生控制作用，以減少偏差。但是，比例環(huán)節(jié)不是能消除穩(wěn)態(tài)誤差，比例系數(shù)太大可能引起系統(tǒng)不穩(wěn)定。</p><p>　　積分環(huán)節(jié)：消除系統(tǒng)的靜態(tài)誤差，從而提高系統(tǒng)的誤差度，

72、結(jié)合比例調(diào)節(jié)，使系統(tǒng)的穩(wěn)態(tài)性能提高，加強(qiáng)積分環(huán)節(jié)會(huì)使系統(tǒng)出現(xiàn)超調(diào)加大，甚至出現(xiàn)震蕩。</p><p>　　微分環(huán)節(jié)：反應(yīng)偏差的變換趨勢(shì)，為系統(tǒng)引入早期調(diào)整信號(hào)，加快系統(tǒng)響應(yīng)速度，減少超調(diào)量，從而改善系統(tǒng)的性能。</p><p>　　將模擬PID補(bǔ)償器離散化即可得到數(shù)字PID補(bǔ)償器，數(shù)字PID的比例 積分 微分環(huán)節(jié)功能與模擬PID補(bǔ)償器的一致，在數(shù)字PID中，可以用程序來(lái)靈活實(shí)現(xiàn)數(shù)字PID補(bǔ)

73、償算法，數(shù)字PID算法在數(shù)字控制中應(yīng)用普遍，通常使用的有位置式PID 增量式PID 積分分離PID 變速積分PID等，下面分別介紹。</p><p>　?。?）位置式PID算法</p><p>　　在數(shù)字補(bǔ)償器中，以一系列采樣時(shí)刻kTsam代表連續(xù)時(shí)刻t,則采樣kTsam時(shí)刻實(shí)際輸入值y(kTsam)與給定參考值ref（kTsam）構(gòu)成的偏差為</p><p>　　

74、式子中，k為采樣序列（k=1 2 3 ）Ksam為采樣周期。 </p><p>　　以求和代替積分，數(shù)字補(bǔ)償器的積分環(huán)節(jié)近似為</p><p>　　以一階后向差分微分，數(shù)字補(bǔ)償器的微分環(huán)節(jié)近似為</p><p>　　于是可得到離散PID表達(dá)式（位置式PID算法）為</p><p><b>　　增量式PID算法</b>

75、</p><p>　　當(dāng)系統(tǒng)的需要的是控制量的增量時(shí)候，應(yīng)采用增量式PID算法，根據(jù)原理可得</p><p>　　由2-4和2-5進(jìn)一步可得到增量式PID算法</p><p><b>　　積分式PID算法</b></p><p>　　積分環(huán)節(jié)的主要作用是消除靜差，提高控制精度，當(dāng)測(cè)量值大幅度變化時(shí)，短時(shí)間內(nèi)系統(tǒng)出現(xiàn)了較大

76、的偏差，積分環(huán)節(jié)累積的誤差致使控制量超出了極限，引起系統(tǒng)較大超調(diào)量，甚至引起震動(dòng)。積分分離PID算法的思想是：當(dāng)e(k)較大時(shí)，就取消積分作用，以免積分累積使系統(tǒng)不穩(wěn)定，超調(diào)過(guò)大，當(dāng)積分較小時(shí)，引入積分環(huán)節(jié)，消除靜態(tài)誤差，提高控制精度。此時(shí)引入適當(dāng)?shù)恼`差閾值ep>0。</p><p>　　當(dāng)le(k)l>ep時(shí)，取消積分作用，此時(shí)的PID算法（即PD算法）為</p><p>　

77、　當(dāng)le(k)l<ep時(shí)，引入積分作用，此時(shí)的PID算法為</p><p><b>　　變速積分PID算法</b></p><p>　　普通PID算法中，Ki時(shí)不變的，但是在系統(tǒng)積分相的要求是偏差大時(shí)減弱積分作用，偏差小時(shí)加強(qiáng)積分作用。積分系數(shù)取大了會(huì)引起較大超調(diào)，甚至震蕩；積分取小了會(huì)增大消除靜態(tài)誤差的時(shí)間，變速PID的思想是設(shè)法變換積分的累積速度，使得其與偏

78、差大小相對(duì)應(yīng)，偏差越大積分越慢，偏差越小積分越快。</p><p>　　設(shè)置關(guān)于e(k)的函數(shù)h(e(k)),作為e(k)的系數(shù)，當(dāng)le(k)l增大時(shí)，h減小，反之增大。系數(shù)h與le(k)l的函數(shù)關(guān)系可以是線性或是非線性，其值在0到1內(nèi)變化。</p><p>　　變速積分PID算法由下式?jīng)Q定.</p><p>　　此次控制芯片EP1C3T144的邏輯單元有限，另外根

79、據(jù)工程經(jīng)驗(yàn)，PID參數(shù)太多調(diào)節(jié)比較麻煩，因此選擇增量式PI，其表示如下</p><p>　　2.4數(shù)字脈寬調(diào)制方式</p><p>　　在開(kāi)關(guān)電源中，調(diào)制方式即利用電壓的改變控制功率開(kāi)關(guān)管驅(qū)動(dòng)波形的改變，最后表達(dá)到控制輸出電壓的目的。開(kāi)關(guān)電源中主要有一下兩種方法調(diào)整輸出電壓：第一種，保證開(kāi)關(guān)管的頻率不變，即開(kāi)關(guān)管的周期T=Ton+Toff保持不變，控制功率管的導(dǎo)通時(shí)間Ton，常稱(chēng)為脈寬調(diào)整

80、，即PWM。因?yàn)镻WM的周期不變，改變脈寬的寬度，即所謂的占公比（D=Ton/T）與脈寬成正比：第二，保持開(kāi)通時(shí)間不變，改變工作頻率，常稱(chēng)為脈沖頻率調(diào)整，即PFM。PFM調(diào)制改變了工作頻率，也改變了工作周期，但是脈沖寬度保持沒(méi)變，所以占公比與周期成反比，下邊就數(shù)字脈寬調(diào)制方式的兩種方式作一介紹：</p><p><b>　　2.4.1単緣調(diào)制</b></p><p>

81、　　単緣調(diào)制分為前緣調(diào)制和后緣調(diào)制。如圖2-2a所示為后緣調(diào)制的模擬實(shí)現(xiàn)方式，其中V（t）為控制變量，Vsaw（t） 為后緣鋸齒波信號(hào)，d為導(dǎo)通占公比，Ts為開(kāi)關(guān)周期。通過(guò)比較V(t)和Vsaw(t)的大小，產(chǎn)生開(kāi)關(guān)控制信號(hào)個(gè)g（t）。</p><p>　　在后緣調(diào)制中，功率開(kāi)關(guān)管在每個(gè)周期的開(kāi)始導(dǎo)通，Vc(t)=Vsaw(t)時(shí)關(guān)斷。使用后緣控制的控制器，能夠?qū)?dǎo)通時(shí)間所發(fā)生的如何擾動(dòng)立刻做出反應(yīng)，但是，如果擾

82、動(dòng)發(fā)生的關(guān)斷狀態(tài)，那么就必須等到下一個(gè)開(kāi)關(guān)周期才能處理。圖 2-2 b 為后緣調(diào)制方法的數(shù)字實(shí)現(xiàn)原理。其中Vc（t）是假定模擬形式輸入的給定信號(hào)，而Vc(t)則是在每個(gè)周期開(kāi)始處將Vc(t)量化后的給定信號(hào)，基于數(shù)字實(shí)現(xiàn)的后緣調(diào)制方式的原理與模擬實(shí)現(xiàn)的原理一郅，不同之處在數(shù)字量化存在一定誤差。</p><p>　　圖2-3 a）2-3b） 為前緣調(diào)制的模擬實(shí)現(xiàn)方式和數(shù)字實(shí)現(xiàn)方式。相應(yīng)的，Vsaw(t)為前緣鋸齒波

83、信號(hào)，開(kāi)關(guān)控制信號(hào)個(gè)g(t)的大小有式子3-13確定。在前緣調(diào)制中，功率開(kāi)關(guān)管在每個(gè)開(kāi)關(guān)周期的開(kāi)始關(guān)斷，經(jīng)過(guò)時(shí)間（1-d）Ts后開(kāi)通，并且一直保持保持當(dāng)前的周期結(jié)束。與后緣調(diào)制的控制器能夠過(guò)關(guān)斷時(shí)間所發(fā)生的擾動(dòng)進(jìn)行反應(yīng)，同樣的，如果擾動(dòng)發(fā)生在導(dǎo)通時(shí)，那么也需要等下一個(gè)開(kāi)關(guān)周期才能處理。</p><p>　　単緣調(diào)制通常在PWM比較器的輸出端加一個(gè)閉鎖，因此對(duì)擾動(dòng)的響應(yīng)有一個(gè)周期的擾動(dòng)。</p>&l

84、t;p>　　a)模擬實(shí)現(xiàn)方法 b)數(shù)字實(shí)現(xiàn)方式</p><p><b>　　2-2后緣調(diào)制 </b></p><p>　　a)模擬實(shí)現(xiàn)方法 b)數(shù)字實(shí)現(xiàn)方式 </p><p><b>　　2-3前緣調(diào)制 </b></p><p&g

85、t;　　2.4.2雙緣調(diào)制 </p><p>　　雙緣調(diào)制，又稱(chēng)為三角調(diào)制，分為三角前緣調(diào)制和三角后緣調(diào)制，圖2-4 2-5 分別為，三角前緣調(diào)制，三角后緣調(diào)制，Vsaw(t)為三角波信號(hào)，V(t)為控制變量，2-4 b） 2-9 5) 中Vc(t)為模擬形式給定信號(hào)，而Vc（t）則是在每個(gè)周期開(kāi)始處將Vc（t）量化后的給定信號(hào)。同樣的，兩種調(diào)制方式的開(kāi)關(guān)控制信號(hào)g(t)的大小也有式2-13確定。以dk1和dk

86、2表示第k(k=1,2,3)個(gè)周期內(nèi)的兩段有效的Pwm 信號(hào)，因?yàn)榻o定信號(hào)在一個(gè)周期內(nèi)是編號(hào)的，通常dk1=dk2.</p><p>　　在三角后緣調(diào)制中，功率開(kāi)關(guān)管在沒(méi)開(kāi)關(guān)周期的開(kāi)始處于導(dǎo)通狀態(tài)，在Vc(t)=Vsaw(t)處，PWM信號(hào)改變，開(kāi)關(guān)管關(guān)斷，一直持續(xù)到再一次V(t)=Vsaw(t)時(shí)刻在導(dǎo)通，直到當(dāng)前周期結(jié)束，而在三角前緣調(diào)制中，功率開(kāi)關(guān)管在每個(gè)開(kāi)關(guān)周期的開(kāi)始處于關(guān)斷狀態(tài)，同樣的在Vc(t)=Vs

87、aw(t)處，PWM 信號(hào)改變。</p><p>　　雙緣調(diào)制方式中，一個(gè)開(kāi)關(guān)周期內(nèi)的有效PWM信號(hào)分為兩段，在模擬實(shí)現(xiàn)方式中，因?yàn)榻o定信號(hào)在一個(gè)周期內(nèi)是變化的，通常兩段有效PWM信號(hào)不對(duì)稱(chēng)；而在數(shù)字調(diào)制方式中，兩段有效PWM信號(hào)時(shí)對(duì)稱(chēng)的，大小均為d*Ts/2。</p><p>　　雙緣調(diào)制方式結(jié)合了前緣調(diào)制與后緣調(diào)制方式的優(yōu)點(diǎn)，同時(shí)也避開(kāi)了它們的缺點(diǎn)，在雙緣調(diào)制中不需要閉鎖電路。<

88、/p><p>　　a)模擬實(shí)現(xiàn)方法 b)數(shù)字實(shí)現(xiàn)方式 </p><p>　　2-4三角后緣調(diào)制 </p><p>　　a)模擬實(shí)現(xiàn)方法 b)數(shù)字實(shí)現(xiàn)方式 </p><p>　　2-5三角前緣調(diào)制 </p><p><b>　　PWM調(diào)制方式比較</b><

89、/p><p>　　采用不同的調(diào)制方式可輸出相同的占公比，但是輸出信號(hào)的開(kāi)關(guān)周期中的相對(duì)位置不一樣。對(duì)于模擬實(shí)現(xiàn)方式，占公比由給定信號(hào)根載波比較產(chǎn)生：對(duì)于數(shù)字實(shí)現(xiàn)方式，占公比由每個(gè)開(kāi)關(guān)周期初始的給定信號(hào)經(jīng)過(guò)計(jì)算得到。</p><p>　　通過(guò)對(duì)上述四種調(diào)制方式的分析，可以得到如下結(jié)論：</p><p>　　對(duì)于相同的占公比輸出，不同調(diào)制方式產(chǎn)生的PWM有效信號(hào)處于開(kāi)關(guān)周期

90、內(nèi)不同的位置；</p><p>　　對(duì)于単緣調(diào)制，驅(qū)動(dòng)信號(hào)輸出的前緣或后緣根據(jù)占公比大小改變位置；</p><p>　　對(duì)于雙緣調(diào)制，驅(qū)動(dòng)信號(hào)輸出的前緣及后緣都根據(jù)占公比大小同時(shí)改變位置；</p><p>　　數(shù)字雙緣調(diào)制與模擬實(shí)現(xiàn)方式的不同在于，在一個(gè)開(kāi)關(guān)周期內(nèi)，占公比與周期的中點(diǎn)對(duì)稱(chēng)。</p><p>　　2.5基于前緣調(diào)制的DPV-PC

91、控制算法</p><p>　　本次設(shè)計(jì)主電路采用buck電路作為主電路</p><p>　　如圖數(shù)字峰值電壓-峰值電流控制Buck變換器，其中，S1，S2，L,C,R 分別為功率開(kāi)關(guān)管 整流二極管 輸出濾波電感 輸出濾波電容和負(fù)載電阻；Uref Ug U 分別為數(shù)字參考電壓，輸入電壓和輸出電壓；Uin 為采樣輸入電壓；Ug為內(nèi)環(huán)檢測(cè)電壓（即采樣輸出電壓信號(hào)和采樣電感電流信號(hào)之和）的AD

92、C采樣信號(hào)；Uc為控制信號(hào)，Uref 與Ug比較得到的誤差信號(hào)經(jīng)過(guò)補(bǔ)償器（COMP）產(chǎn)生；Rs為輸出濾波電容C上的等效串聯(lián)電阻。DPWM對(duì)Uin Us 及Uc 進(jìn)行計(jì)算，得到峰值電壓-峰值電流模式控制算法，再由PWM處理得到所需的數(shù)字占公比。</p><p>　　2-6數(shù)字峰值電壓-峰值電流控制buck變化器 </p><p>　　對(duì)于上圖CCM模式的數(shù)字峰值電壓-峰值電流控制BUCK變換

93、器，我們采用前緣調(diào)制方式實(shí)現(xiàn)DPV-PC(Digital Peak Voltage-Peak Current ,數(shù)字峰值電壓-峰值電流)控制算法，建模并分析。</p><p>　　前緣調(diào)制DPV-PC 控制BUCK 變換器的內(nèi)環(huán)檢測(cè)電壓波形如圖 2-7所示，其中Uc為控制信號(hào)，Us(n-1)為第（n-1）周期開(kāi)始出現(xiàn)的擾動(dòng)量。m1為檢測(cè)電壓Us紋波上升階段的斜率，-m2為檢測(cè)電壓Us紋波下降階段的斜率。Dn-1

94、為第（n-1）周期功率開(kāi)關(guān)管S1的導(dǎo)通占公比，dn-1 為S1為第（n-1）周期關(guān)斷占公比（即鎮(zhèn)流二極管S2的第（n-1）周期導(dǎo)通占公比），在CCM工作模式，滿足關(guān)系?n-1=1-dn-1,dn為S1的第n周期導(dǎo)通占公比，Ts為開(kāi)關(guān)周期。</p><p>　　2-7前緣調(diào)制DPV-PC控制buck變化器的檢測(cè)電壓波形</p><p>　　在圖2-7 中，在地（n-1）周期開(kāi)始時(shí)，S1關(guān)斷，

95、S2導(dǎo)通，電感電流下降，檢測(cè)電壓紋波斜率為負(fù)。經(jīng)過(guò)時(shí)間?n-1 Ts 后，S1導(dǎo)通，S2關(guān)斷，電感電流上升，檢測(cè)電壓紋波斜率為正。顯然，有效占公比的大小的決定了S1的導(dǎo)通時(shí)間在整個(gè)開(kāi)關(guān)周期中的比例，因?yàn)榭梢缘竭_(dá)調(diào)節(jié)輸出電壓的目的，在每個(gè)開(kāi)關(guān)周期的開(kāi)始時(shí)對(duì)電感電流輸出電壓進(jìn)行一次采樣，將在兩個(gè)周期對(duì)內(nèi)環(huán)檢測(cè)電壓Us的采樣分別標(biāo)記為Us(n-1)和Us(n),如圖中所示，采樣點(diǎn)出現(xiàn)在檢測(cè)電壓紋波的峰值位置上。 </p><

96、;p>　　2-7中給出了兩個(gè)周期的內(nèi)環(huán)檢測(cè)電壓波形，實(shí)線表示穩(wěn)態(tài)波形，虛線表示出現(xiàn)擾動(dòng)量后內(nèi)環(huán)檢測(cè)電壓波形返回到穩(wěn)態(tài)的過(guò)度波形，由于系統(tǒng)的自然頻率低于開(kāi)關(guān)頻率，因此可以認(rèn)為在這兩個(gè)周期內(nèi)uc未發(fā)生變化，如圖2-7中所示，第（n-1）周期的起始點(diǎn)出現(xiàn)的擾動(dòng)Ûs(n-1)在整個(gè)n-1周期內(nèi)保持恒定。DPWM將根據(jù)Us(n-1) Uc 第（n-1）周期的占公比以及預(yù)存的控制器內(nèi)部的電路參數(shù)計(jì)算第（n）周期的占公比dn，使得第n

97、周期時(shí)，檢測(cè)電壓us的峰值與控制對(duì)象uc相等。</p><p>　　根據(jù)BUCK電路的原理，有；</p><p><b>　?。?—16）</b></p><p>　　和 代入式（3-16）可得第n周期的占公比：</p><p>　　Buck電路處于穩(wěn)態(tài)時(shí)，輸入電壓與輸入電壓滿足下列關(guān)系；</p>&l

98、t;p><b>　　進(jìn)一步得到；</b></p><p><b>　　其中；</b></p><p>　　式子2-19即為前緣調(diào)制DPV-PC控制buck變換器的占公比算法，</p><p>　　在圖2-7所示的數(shù)字控制器中，在每個(gè)開(kāi)關(guān)周期的始終點(diǎn)對(duì)被控量進(jìn)行采樣，為下一個(gè)周期的占公比計(jì)算提供信息，每個(gè)周期對(duì)輸出電壓

99、的采樣正好是紋波的峰值點(diǎn)，而該峰值電壓正好是控制器的被控制量，因此將被控制量在沒(méi)周期作為反饋信息計(jì)算站公比，由于被控制量被控制被直接反饋用來(lái)計(jì)算站公比，計(jì)算前緣調(diào)制從根本上消除了可能存在的次諧波震蕩，在占公比大于0.5時(shí)不再需要斜坡嘗試。</p><p>　　2.6基于DPV-PC的克服延時(shí)算法</p><p>　　由于數(shù)字控制器的運(yùn)算操作等而引入的延時(shí)問(wèn)題在許多應(yīng)用中都已經(jīng)得到了廣泛的重

100、視，在開(kāi)關(guān)電源領(lǐng)域，延時(shí)對(duì)于開(kāi)關(guān)電源性能的影響也逐漸的到了關(guān)注。</p><p>　　數(shù)字控制系統(tǒng)中，人們研究了如何補(bǔ)償由于數(shù)字運(yùn)算而引入的環(huán)路延時(shí)。就史密斯預(yù)估器（Smith-Predictor）的延時(shí)補(bǔ)償器的到了較多的研究。史密斯預(yù)估器需要通過(guò)被控對(duì)象的模型和大量的運(yùn)算，才能完成對(duì)延時(shí)的補(bǔ)償。在開(kāi)關(guān)電源的應(yīng)用中，運(yùn)算量的增加會(huì)</p><p>　　影響整個(gè)系統(tǒng)的效率和成本，難以滿足系統(tǒng)

101、對(duì)快速響應(yīng)的要求，另一方面，史密斯預(yù)估器需要的精確模型也使其在魯棒性能方面受到了一定的限制。</p><p>　　零/極點(diǎn)補(bǔ)償?shù)姆椒ǎㄟ^(guò)引入新的零極點(diǎn)，改變系統(tǒng)的傳遞函數(shù)來(lái)補(bǔ)償延時(shí)的影響，此法不需要重新設(shè)計(jì)控制參數(shù)，應(yīng)用起來(lái)非常方便。但是該算法同樣受限制與模型的精確性和較大的運(yùn)算。</p><p>　　在數(shù)字峰值電壓-峰值電流控制算法的研究，可知第N個(gè)周期的占公比是通過(guò)第N-1周期內(nèi)的相

102、關(guān)參數(shù)和變量的計(jì)算得到的，相當(dāng)于在反饋和PWM信號(hào)之間加入了一個(gè)周期的延時(shí)，因此影響了開(kāi)關(guān)電源的瞬態(tài)響應(yīng)。</p><p>　　針對(duì)圖2-7給出的前緣調(diào)制峰值電壓-峰值電流控制buck變換器的內(nèi)環(huán)檢測(cè)電壓波形和式子3-19 描述的占公比表達(dá)式，當(dāng)存在擾動(dòng)信號(hào)時(shí)，由于當(dāng)前周期擾動(dòng)的產(chǎn)生而計(jì)算得到的占公比記為dcal，從圖2-7中可以看出，擾動(dòng)量u(n-1)出現(xiàn)后的兩個(gè)周期內(nèi)，dn-1=D,dn=dcal,u(n-1

103、)與dcal之間有一個(gè)周期的延時(shí)。</p><p>　　在實(shí)現(xiàn)數(shù)字控制算法時(shí)，采樣以及數(shù)據(jù)處理需要的時(shí)間是必不可少的，為了能滿足采樣及運(yùn)算的時(shí)間需要，通常要有有一個(gè)開(kāi)關(guān)周期作為時(shí)間余量。這個(gè)周期分成兩個(gè)部分;必要的采樣及運(yùn)算時(shí)間(記為td)和時(shí)間余量（記為tw）,則在大數(shù)算法中，有：</p><p>　　在實(shí)際系統(tǒng)中，td有硬件電路決定。對(duì)于給定的硬件電路以及相關(guān)的開(kāi)關(guān)電源的參數(shù)，可以確定

104、td, 比如，在FPGA在實(shí)現(xiàn)的過(guò)程中，采樣所需的FPGA系統(tǒng)的時(shí)間周期數(shù)以及從誤差得到占公比值所需要的時(shí)鐘周期數(shù)是可以預(yù)先獲得的，而其他的一些輔助功能（如保護(hù)等功能）電路，可以采用其他的功能模塊執(zhí)行，而不會(huì)影響到td的大小。</p><p>　　在前緣調(diào)制中，td和dcal有如下式所示的兩種關(guān)系：</p><p>　　Case-I說(shuō)明在完成計(jì)算時(shí)，一個(gè)周期的剩余時(shí)間為：</p&g

105、t;<p>　　也就是說(shuō)，在Case-I中當(dāng)計(jì)算的驅(qū)動(dòng)信號(hào)還沒(méi)輸出，并且剩余的時(shí)間可以完成前緣調(diào)制所需的占公比，因此無(wú)法將占公比及時(shí)更新，則等到下一個(gè)周期再更新占公比，指導(dǎo)系統(tǒng)恢復(fù)穩(wěn)態(tài)，因此不存在最大占公比受限制。在Case-I情況下，如果對(duì)td與dcal進(jìn)行比較后，立刻更新dcal ,則會(huì)大大減少擾動(dòng)與dcal之間的延時(shí)，即克服了算法的延時(shí)。</p><p>　　圖2-8和圖2-9 是在這兩種情況

106、下的時(shí)序圖。圖2-8是Case-II條件下滯后一拍控制方式的時(shí)序圖，此時(shí)：td>dcal*Ts;圖3-9是克服延時(shí)控制方式的時(shí)序圖，此時(shí)：td<?cal*Ts。</p><p>　　從圖2-8可以看出，在計(jì)算完成后，控制器不能立刻輸出dcal,而必須等到下一個(gè)周期才輸出由擾動(dòng)Û(n-1)產(chǎn)生的調(diào)制占公比，即dn=dcal,因此存在一個(gè)周期的延時(shí)。</p><p>　　

107、2-8前緣調(diào)制DPV-PC控制方式時(shí)序圖 </p><p>　　2-9前緣調(diào)制IDPV-PC控制方式時(shí)序圖 </p><p>　　從2-9可以看出，在計(jì)算完成后，可以立刻輸出dcal,即dn-1=dcal ,因此，在檢測(cè)周期內(nèi)就完成了由擾動(dòng)Û(n-1)產(chǎn)生的調(diào)制占公比dc

108、al的輸出。</p><p>　　式3-28中的Case-I是前緣調(diào)制數(shù)字峰值電壓-峰值電流控制采用該克服延時(shí)算法的前提條件。圖2-10是克服延時(shí)后的數(shù)字峰值電壓-峰值電流控制的波形圖。</p><p>　　從圖2-10可以得到占公比方程為：</p><p><b>　　可解得到占公比為：</b></p><p>　　其