2023年全國(guó)碩士研究生考試考研英語(yǔ)一試題真題(含答案詳解+作文范文)_第1頁(yè)
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1、VHDL變量與信號(hào)的差異量與信號(hào)的差異1,賦值方式的不同變量:=表達(dá)式信號(hào)=表達(dá)式2,硬件實(shí)現(xiàn)的功能不同信號(hào)代表電路單元,功能模塊間的互聯(lián),代表實(shí)際的硬件連線變量代表電路單元內(nèi)部的操作,代表暫存的臨時(shí)數(shù)據(jù)3,有效范圍不同信號(hào)(全局量):程序包,實(shí)體,結(jié)構(gòu)體變量(局部量):進(jìn)程,子程序注:在進(jìn)程和子程序中,信號(hào)只能被使用,不能被定義說(shuō)明4,賦值行為的不同信號(hào)賦值延時(shí)更新數(shù)值,一般生成時(shí)序電路變量賦值立即更新數(shù)值,一般生成組合電路5,信號(hào)的

2、多次賦值a一個(gè)進(jìn)程中:僅最后一次賦值有效b多個(gè)進(jìn)程中:稱為多源驅(qū)動(dòng)(如總線結(jié)構(gòu))能綜合成硬件電路的多源驅(qū)動(dòng)有三種:線與,線或,三態(tài)例子ARCHITECTURErtlOFsigISSIGNALab:STD_LOGIC定義信號(hào)BEGINPROCESS(ab)BEGINa=bb=aENDPROCESSENDrtl由于信號(hào)賦值的延時(shí)性(賦新值發(fā)生在進(jìn)程結(jié)束時(shí)),所以結(jié)果是ab的值互換ARCHITECTURErtlOFvarISBEGINPROC

3、ESSVARIABLEab:STD_LOGIC定義變量BEGINa:=bb:=aENDPROCESSENDrtl由于變量賦值的立即更新,所以結(jié)果是a和b的值均為b綜合時(shí)會(huì)產(chǎn)生一條WARNING:Inputisneverused.Thisptwillbepreservedleftunconnectedifitbelongstoatoplevelblockitbelongstoasubblockthehierarchyofthissubbl

4、ockispreserved.大意是說(shuō)輸入從未使用,如果是頂層程序或者屬于一個(gè)子模塊并且該子模塊有這個(gè)端口時(shí),會(huì)被保留,其余情況下端口會(huì)被忽略掉。2.變量libraryIEEEuseIEEE.STD_LOGIC_1164.ALLuseIEEE.STD_LOGIC_ARITH.ALLuseIEEE.STD_LOGIC_UNSIGNED.ALLentityx_sigisPt(A:inSTD_LOGICB:inSTD_LOGICC:inSTD

5、_LOGICX:outSTD_LOGICY:outSTD_LOGIC)endx_sigarchitectureBehavialofx_sigisbeginVAR:process(ABC)variableD:STD_LOGICbeginD:=AX=CxDD:=BY=CxDendprocessendBehavial這段程序的本意與上面是一樣的:X=AxCY=BxC。在利用ISE10.1綜合以后得到的結(jié)果如下圖:等效的邏輯圖是這樣的:可以看出

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