鐵路信號應(yīng)答器系統(tǒng)及其低功耗高可靠性專用芯片的設(shè)計研究.pdf

1、近年來，我國鐵路和城市軌道交通取得了迅猛發(fā)展，但是作為其中基礎(chǔ)通信的應(yīng)答器系統(tǒng)設(shè)施長期以來嚴重依賴國外進口。因此，研究具有自主知識產(chǎn)權(quán)的高可靠性應(yīng)答器系統(tǒng)迫在眉睫。目前國內(nèi)應(yīng)答器技術(shù)正處于起步階段，本文通過解剖分析國外先進的應(yīng)答器系統(tǒng)，了解與掌握其功能定義、工作原理及系統(tǒng)方案。一方面，出于功耗、可靠性以及技術(shù)保密等原因，國外應(yīng)答器中的邏輯控制部分是以專用集成電路芯片的形式存在的，這使得試圖通過純反向工程(ReverseEngineeri

2、ng)的方法實現(xiàn)應(yīng)答器國產(chǎn)化變得頗為困難。另一方面，為了保證應(yīng)答器中數(shù)據(jù)的安全性和可維護性，作為應(yīng)答器數(shù)據(jù)管理設(shè)備的讀寫器往往由同一應(yīng)答器廠商配套提供。出于同樣原因，難以通過解剖國外產(chǎn)品來指導(dǎo)國產(chǎn)讀寫器的設(shè)計，因此完全自主的研發(fā)讀寫器也成為應(yīng)答器系統(tǒng)國產(chǎn)化亟待解決的問題。
　　讀寫器的核心功能是接收應(yīng)答器發(fā)送的FSK信號并解調(diào)出報文或序列號數(shù)據(jù)，用于判斷應(yīng)答器是否正常工作。通常，讀寫器的工作環(huán)境復(fù)雜，F(xiàn)SK信號噪聲大，因此研究高抗

3、干擾低誤碼率FSK解調(diào)算法是確保讀寫器能夠準(zhǔn)確可靠的管理應(yīng)答器的前提。
　　由于應(yīng)答器是列車與地面之間數(shù)據(jù)通信必不可少的安全設(shè)備，而應(yīng)答器邏輯控制專用芯片的可靠性直接影響到整個應(yīng)答器的可靠性，因此本文將抗干擾的三模冗余(Triple Modular Redundancy，TMR)技術(shù)引入到應(yīng)答器邏輯控制專用芯片的底層設(shè)計中以提高芯片的可靠性。為了防止因干擾發(fā)生在底層表決器上而導(dǎo)致整個應(yīng)答器TMR邏輯控制專用芯片工作錯誤，一般會采用

4、傳統(tǒng)的自刷新TMR結(jié)構(gòu)。但是傳統(tǒng)的自刷新TMR結(jié)構(gòu)會增加芯片內(nèi)表決器的數(shù)量，從而導(dǎo)致芯片功耗增大。由于應(yīng)答器是通過電磁耦合技術(shù)來獲取工作能量的，功耗過大無法滿足應(yīng)答器系統(tǒng)對功耗的嚴格要求，因此必須設(shè)計出符合低功耗要求的TMR邏輯控制專用芯片。
　　本文正是基于以上需求來開展相關(guān)設(shè)計研究工作的。本文的主要貢獻如下:
　　1、為了使讀寫器具有高抗干擾性能，本文提出了一種低誤碼率全數(shù)字類相干FSK解調(diào)算法，并以專用芯片的形式加以實

5、現(xiàn)，在中芯國際SMIC65nm工藝下完成流片。測試表明，該FSK解調(diào)算法誤碼率和功耗等性能均符合讀寫器系統(tǒng)要求且優(yōu)于現(xiàn)有非相干解調(diào)算法?；谠撍惴▽崿F(xiàn)的FSK解調(diào)器的品質(zhì)因數(shù)(Figure of Merit，F(xiàn)OM)與最近幾年國際高水平期刊和會議上的論文水平相當(dāng)。相關(guān)研究成果在SCI期刊Microelectronics Journal Vol.45.No.6(2014.6)上發(fā)表。在此基礎(chǔ)上，完成了基于該FSK解調(diào)算法的讀寫器整機方案及

6、其專用芯片的設(shè)計與測試，相關(guān)研究成果在SCI期刊Journal of Circuits，Systems andComputers，Vol.22，No.9(2013.10)上發(fā)表。
　　2、為了解決現(xiàn)有應(yīng)答器TMR邏輯控制專用芯片中頂層表決器受干擾會造成整個芯片出錯的問題，本文提出了一種可替代的雙模表決器(Dual Modular Voter，DMV)方案。采用電路節(jié)點注入單粒子瞬態(tài)翻轉(zhuǎn)(Single Event Transient

7、，SET)的方式，驗證了該DMV是一個完全容錯的表決器，不會因受到SET干擾而出錯，但代價是功耗略高于傳統(tǒng)表決器。為了進一步降低功耗，本文相繼提出了基于異或門(XOR)和二選一選擇器（MUX）實現(xiàn)的表決器電路新形式，該表決器僅由12個MOS管組成，可作為DMV中的單個表決器使用。鑒于DMV是一個完全容錯的低功耗表決器，因此該DMV不僅可用作應(yīng)答器TMR邏輯控制專用芯片中的頂層表決器，還可替代所有的底層表決器。在CSMC0.5um工藝不同

8、工藝角下仿真結(jié)果表明，用一個DMV替代三個底層傳統(tǒng)表決器后，至少可以節(jié)省61％的表決器功耗。為了便于EDA工具將所設(shè)計的DMV自動插入芯片版圖中，利用商用軟件Siliconsmart完成了DMV的標(biāo)準(zhǔn)單元特征化。在無錫上華CSMC0.5um標(biāo)準(zhǔn)CMOS工藝下完成了一款基于DMV的自刷新TMR邏輯控制專用芯片，其電流僅為0.486mA（小于0.7mA的指標(biāo)要求）。應(yīng)用了該芯片的應(yīng)答器，在保持其它性能指標(biāo)相當(dāng)?shù)那闆r下，整機功耗和啟動時間這兩