基于FPGA時間內(nèi)插技術(shù)的TDC設(shè)計.pdf

1、在核醫(yī)學(xué)領(lǐng)域中的正電子發(fā)射型計算機斷層顯像PET臨床檢查影像技術(shù)中，時間信息測量是顯像裝置影像重建的重要因素。在高能物理的固定靶實驗和對撞實驗中，時間測量已經(jīng)成為鑒別微觀世界中粒子的重要手段之一。因此，精密的時間測量在現(xiàn)代科學(xué)技術(shù)發(fā)展中有著重要的研究意義。時間數(shù)字轉(zhuǎn)換TDC是時間測量的基本手段。基于FPGA的TDC因其靈活穩(wěn)定、高速度、低成本等特性成為了目前研究時間測量技術(shù)的熱點。
　　本文的主要工作是在FPGA中設(shè)計并實現(xiàn)了基于

2、加法進位鏈的高精度TDC。文章首先圍繞FPGA中實現(xiàn)加法進位鏈需注意的進位級聯(lián)的規(guī)律性、抽頭延時的一致性與采樣時鐘的一致性三個基本問題展開討論，設(shè)計并驗證了加法進位鏈的邏輯結(jié)構(gòu)。其次在進行整體設(shè)計時，通過采用邏輯鎖定與增量編譯技術(shù)，保證了加法進位鏈的布局布線不會受到其他模塊的影響。在對設(shè)計進行時序仿真分析后，發(fā)現(xiàn)進位延遲鏈中采樣信號存在較長的固有走線延時，進而導(dǎo)致多級延遲單元的浪費。針對這一問題，采取了縮短采樣信號走線時延與增加測試信號

3、走線時延兩種方法進行布線優(yōu)化，使得優(yōu)化后的性能得到了明顯改善。最后對優(yōu)化的TDC在CycloneⅡ系列EP2C35F672C6芯片中進行了測試，測試結(jié)果表明設(shè)計使用資源率為3％，時間測量分辨率小于60ps，測量精度小于50ps，線性度較好(-0.84LSB≤DNL≤0.78LSB，-1.16LSB≤INL≤0.88LSB)。
　　經(jīng)測試驗證，基于FPGA時間內(nèi)插技術(shù)的TDC具有低成本、高分辨、高精度等特點，在時間測量場合的多通道T