低抖動時鐘穩(wěn)定電路研究與設(shè)計.pdf

1、模擬數(shù)字轉(zhuǎn)換電路(ADC)是VLSI數(shù)字信號處理系統(tǒng)中的重要模塊,采樣保持電路(S/H)是ADC中的關(guān)鍵單元電路。當ADC的精度達到12bit以上時,受時鐘影響的孔徑時間不確定性會引起采樣點偏移,從而導致采樣保持電路信噪比降低,直接影響采樣保持電路的精度,進而影響整個ADC的性能。因此需要采用時鐘穩(wěn)定電路產(chǎn)生更精確的片上時鐘以減小孔徑時間不確定性。本文研究并設(shè)計了一種基于電荷泵鎖相環(huán)的時鐘穩(wěn)定電路,該電路將應用于12bit精度,100M

2、Hz采樣頻率的流水線ADC中,為其提供100MHz,50％占空比的低抖動時鐘信號。基于中芯國際0.18μmCMOS數(shù)?；旌蠘藴使に?設(shè)計了鑒頻鑒相器,電荷泵,低通濾波器,壓控振蕩器及分頻器這幾個重要子單元電路。與傳統(tǒng)鑒頻鑒相器存在“死區(qū)”相比,本設(shè)計所用的預充電鑒頻鑒相器的“死區(qū)”完全消去;開關(guān)在源端的全差分電荷泵實現(xiàn)了充放電電流的很好匹配,誤差小于1%,同時,困擾傳統(tǒng)電荷泵的電荷共享,時鐘饋通等效應在此電荷泵中也大大減小;設(shè)計的壓控振

3、蕩器中心振蕩頻率為400MHz,在調(diào)節(jié)范圍內(nèi),振蕩器的線性度非常好。對完整的時鐘穩(wěn)定電路的仿真結(jié)果表明,電源電壓1.8V,溫度25℃,TT模型下,基于鎖相環(huán)的時鐘穩(wěn)定電路的鎖定時間為17μs。給輸入加上均方根值為0.5ps的抖動,同時給壓控振蕩器的關(guān)鍵器件并聯(lián)上相應的熱噪聲電流,仿真得到的輸出信號邊沿的抖動為0.3ps,滿足12bit精度,100MHz采樣頻率的流水線ADC系統(tǒng)對時鐘抖動不高于0.33ps的要求。電源電壓為1.8V時,整

4、體電路的功耗為13mW。然后,分別對電路在不同的工藝角模型,電源電壓和溫度條件下進行仿真,結(jié)果表明,在這些PVT(Process-Voltage-Temperature)條件下,電路均能正常工作。在重點考慮器件匹配性,電路對稱性,保護敏感器件的條件下進行了整體電路的版圖設(shè)計,整個基于鎖相環(huán)的時鐘穩(wěn)定電路的版圖面積為1200μm×480μm。本論文的研究結(jié)果表明設(shè)計的基于鎖相環(huán)的時鐘穩(wěn)定電路在鎖定時間,頻率范圍,輸出時鐘抖動和功耗方面皆具