高能效低抖動(dòng)時(shí)鐘數(shù)據(jù)恢復(fù)電路的關(guān)鍵技術(shù)研究與設(shè)計(jì).pdf

1、隨著高速SerDes鏈路傳輸距離和傳輸速率的應(yīng)用需求不斷攀升，信道非理想特性引起的傳輸信號(hào)失真和誤碼問題已變得愈發(fā)嚴(yán)重，而時(shí)鐘數(shù)據(jù)恢復(fù)電路用于解決接收端數(shù)據(jù)的抖動(dòng)問題，是決定高速SerDes系統(tǒng)誤碼率性能的關(guān)鍵模塊;同時(shí)，物聯(lián)網(wǎng)應(yīng)用浪潮的興起，使得芯片的高能效實(shí)現(xiàn)已成為產(chǎn)品的關(guān)鍵競爭力。本文對(duì)時(shí)鐘數(shù)據(jù)恢復(fù)電路及其主要模塊的高能效和低抖動(dòng)設(shè)計(jì)等關(guān)鍵技術(shù)進(jìn)行了研究，通過理論分析并給出了實(shí)際的芯片設(shè)計(jì)驗(yàn)證。
　　時(shí)鐘數(shù)據(jù)恢復(fù)電路的重要功

2、能就是從輸入數(shù)據(jù)中恢復(fù)出時(shí)鐘信號(hào)再利用此恢復(fù)時(shí)鐘來重定時(shí)失真的數(shù)據(jù)，其抖動(dòng)性能是關(guān)鍵指標(biāo)，現(xiàn)有技術(shù)常犧牲功耗或電路復(fù)雜度來減小抖動(dòng)。本文提出一種緊湊型1/4速率單環(huán)路結(jié)構(gòu)，通過將正交壓控振蕩器和相位插值器兩者結(jié)合在同一個(gè)時(shí)鐘數(shù)據(jù)恢復(fù)環(huán)路里，消除了雙環(huán)路結(jié)構(gòu)所需的多相時(shí)鐘產(chǎn)生環(huán)路，從而在降低電路復(fù)雜度的同時(shí)減少了額外的功耗和抖動(dòng)來源，在輸入數(shù)據(jù)率10.3125Gb/s下，恢復(fù)時(shí)鐘和數(shù)據(jù)的峰峰值抖動(dòng)分別為1.14ps和1.21ps，在1.1

3、V電源電壓下的總功耗為4.8mW，對(duì)應(yīng)能效達(dá)到0.47mW/Gb/s，占用芯片面積為0.55mm2;另外，本文針對(duì)正交壓控振蕩器提出一種峰值注入耦合技術(shù)，通過控制耦合電流大小且只在電感電容壓控振蕩器輸出的波峰附近注入電流，相比傳統(tǒng)并聯(lián)耦合結(jié)構(gòu)最小化耦合電流及其對(duì)相位噪聲性能的惡化，在2.6GHz輸出頻率附近的相位噪聲為-121.6dBc/Hz，功耗為3.63mW，對(duì)應(yīng)FoM達(dá)到184dBc/Hz。所設(shè)計(jì)時(shí)鐘數(shù)據(jù)恢復(fù)電路和正交壓控振蕩器等

4、主要模塊在SMIC40nm CMOS工藝實(shí)現(xiàn)，仿真和部分測試驗(yàn)證了設(shè)計(jì)思想。
　　分頻器用來提供時(shí)鐘數(shù)據(jù)恢復(fù)電路所需頻率和相位關(guān)系的參考時(shí)鐘信號(hào)。一般來說，多標(biāo)準(zhǔn)的高速SerDes系統(tǒng)會(huì)被要求單芯片集成，高速分頻器就需要具備寬帶可編程特性;而為了節(jié)省功耗和芯片面積，通常希望多通道時(shí)鐘數(shù)據(jù)恢復(fù)電路共享參考時(shí)鐘電路，這就要求低功耗分頻器至少能夠產(chǎn)生正交輸出信號(hào)，但現(xiàn)有工作通常以功耗換取速度，且無法在高速下實(shí)現(xiàn)可編程正交輸出。本文提出一

5、種可編程分頻器和正交分頻器的級(jí)聯(lián)結(jié)構(gòu)，通過將可編程分頻器產(chǎn)生的較低頻信號(hào)再由正交分頻器處理，降低了產(chǎn)生正交輸出的設(shè)計(jì)難度和功耗;另外，本文針對(duì)可編程分頻器提出一種基于靈敏放大器結(jié)構(gòu)觸發(fā)器，通過采用正反饋增強(qiáng)型動(dòng)態(tài)鎖存級(jí)改善功耗和延遲性能，在低功耗下實(shí)現(xiàn)高速操作，最高工作頻率為14.8GHz，在1.1V電源電壓下的功耗為0.54mW，對(duì)應(yīng)能效達(dá)到27.38GHz/mW。所設(shè)計(jì)可編程正交分頻器在SMIC40nm CMOS工藝實(shí)現(xiàn)并測試驗(yàn)證。

6、
　　電壓基準(zhǔn)源用來產(chǎn)生時(shí)鐘數(shù)據(jù)恢復(fù)電路所需不隨工藝、電源電壓和溫度變化的參考電壓信號(hào)。隨著片上系統(tǒng)的快速發(fā)展，高速SerDes系統(tǒng)需要電壓基準(zhǔn)源具備良好的電源噪聲抑制能力，且要保證寬溫度范圍內(nèi)參考電壓的穩(wěn)定性;隨著時(shí)鐘數(shù)據(jù)恢復(fù)電路設(shè)計(jì)不斷向深亞微米級(jí)工藝發(fā)展，電壓基準(zhǔn)源要能夠在1V甚至更低的電源電壓下工作;而移動(dòng)電子設(shè)備的逐漸增多，使得低功耗成為電壓基準(zhǔn)源設(shè)計(jì)的必要條件，但現(xiàn)有結(jié)構(gòu)總是無法兼顧低功耗、低溫度系數(shù)和高電源抑制比性能

7、。本文提出一種高性能的亞閾值CMOS電壓基準(zhǔn)源，利用負(fù)反饋增強(qiáng)型的低壓共源共柵結(jié)構(gòu)確保PTAT亞閡值電流的電源噪聲抑制能力，電源抑制比最差可達(dá)到-55.0dB@30kHz;同時(shí)，通過分析設(shè)計(jì)亞閾值區(qū)MOS管的VGs電壓的負(fù)溫度系數(shù)并與流過它的PTAT電流進(jìn)行溫度補(bǔ)償，溫度系數(shù)平均值可達(dá)到19.1ppm/℃@-40℃-120℃，且在0.7V電源電壓下的總功耗為8.9μA。所設(shè)計(jì)CMOS電壓基準(zhǔn)源在SMIC40nm CMOS工藝實(shí)現(xiàn)并測試驗(yàn)