加法器課程設(shè)計(jì)---四位二進(jìn)制同步加法計(jì)數(shù)器

1、<p><b>　　課程設(shè)計(jì)任務(wù)書(shū)</b></p><p><b>　　目錄</b></p><p>　　一、課程設(shè)計(jì)目的1</p><p><b>　　二、設(shè)計(jì)框圖1</b></p><p><b>　　三、實(shí)現(xiàn)過(guò)程1</b></p

2、><p>　　1、Xilinx ISE10.1實(shí)現(xiàn)過(guò)程(VHDL)1</p><p>　　1、1、建立工程2</p><p>　　1、2、調(diào)試程序4</p><p>　　1、3、波形仿真5</p><p>　　1、4、引腳鎖定與下載7</p><p>　　1、5、仿真結(jié)果分析10<

3、/p><p>　　2、Multisim10實(shí)現(xiàn)過(guò)程(電路設(shè)計(jì))10</p><p>　　2、1、設(shè)計(jì)原理10</p><p>　　2、2、基于Multisim的設(shè)計(jì)電路13</p><p>　　2、3、虛擬觀察的波形14</p><p>　　2、4、仿真結(jié)果分析14</p><p><

4、;b>　　四、設(shè)計(jì)總結(jié)15</b></p><p><b>　　五、參考文獻(xiàn)15</b></p><p><b>　　課程設(shè)計(jì)的目的</b></p><p>　　1.了解數(shù)字系統(tǒng)設(shè)計(jì)原理及方法。</p><p>　　2.熟悉Xillinx ISE仿真環(huán)境及VHDL下載。<

5、/p><p>　　3.熟悉Mutisim仿真環(huán)境。</p><p>　　4.設(shè)計(jì)實(shí)現(xiàn)（四位二進(jìn)制加法計(jì)數(shù)器（缺0000,0001,0100,0101））。</p><p><b>　　二、設(shè)計(jì)框圖</b></p><p>　　輸入計(jì)數(shù)器脈沖CPC送給高位的進(jìn)位信息</p><p>　　由題目可知，

6、無(wú)效狀態(tài)為0000、0001、0100、0101根據(jù)二進(jìn)制遞增計(jì)數(shù)的規(guī)律，可看出狀態(tài)圖如圖1所示。</p><p>　　0010 0011 0110 0111 1000 1001</p><p>　　1111 1110 1101 1100 1011 1010

7、</p><p><b>　　圖1 狀態(tài)圖</b></p><p><b>　　三、實(shí)現(xiàn)過(guò)程</b></p><p>　　1、Xilinx ISE10.1實(shí)現(xiàn)過(guò)程(VHDL)</p><p><b>　　代碼</b></p><p>　　LIBRARY

8、IEEE; </p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　entity count16 is</p><p>　　PORT (cp,r:INSTD_LOGIC;</p><p

9、>　　q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );</p><p>　　end count16;</p><p>　　ARCHITECTURE Behavioral OF count16 IS</p><p>　　SIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0) ;</p>&l

10、t;p><b>　　BEGIN</b></p><p>　　PROCESS (cp,r) </p><p><b>　　BEGIN</b></p><p>　　if r='0' then count<="1111";</p><p>　　el

11、siF cp'EVENT AND cp='1' THEN </p><p>　　if count="1111" THEN </p><p>　　count <="0010";</p><p>　　ELSE count <= count +1;</p><p>　　i

12、f count="0011" THEN </p><p>　　count <="0110";</p><p>　　ELSE count <= count +1;</p><p><b>　　END IF;</b></p><p><b>　　end if;&

13、lt;/b></p><p>　　END PROCESS;</p><p>　　q<= count;</p><p>　　end Behavioral;</p><p><b>　　1、1、建立工程</b></p><p>　　File——〉New Project；Project Na

14、me：hll（例：hll）; Project Location：工程保存的位置（例：F：0603060x\hll）；next——>……——>next直至finish。</p><p><b>　　1、2、調(diào)試程序</b></p><p>　　右擊xc95108-15pc84，選New Source，再選VHDL Module后，填加文件名（例：File n

15、ame：hll）——〉next( Port Name中隨便填A(yù))——〉finish。</p><p><b>　　寫(xiě)入程序，保存程序</b></p><p>　　雙擊Implement Design（或右鍵Run），運(yùn)行程序，調(diào)試成功顯示如下:</p><p><b>　　1、3、波形仿真</b></p>&

16、lt;p>　　回到vi.vhd界面，右鍵點(diǎn)擊v1 - Behavioral（v1.vhd）,選New Source——〉Test Bench WaveForm——〉File Name：t1( 測(cè)試波形文件名tt),next(連接v1) ——next〉——〉finish</p><p>　　左側(cè)Sources for 欄內(nèi)選擇Behavioral Simulation，選擇tt ，打開(kāi)Processes下的X

17、ilinx ISE Simulator如圖</p><p>　　點(diǎn)擊Simulate Behavioral Model（或右鍵RUN）運(yùn)行仿真波形，如下時(shí)序圖</p><p>　　1、4、引腳鎖定與下載</p><p>　　左上側(cè)Source for選項(xiàng)中選擇Synthesis/Implementation，左下側(cè)Processes——〉User Constrain

18、ts——〉A(chǔ)ssign Package Pins分配引腳：Cp-key1,r-sw1,q3-L1,q2-L2,q1-L3,q0-L4。點(diǎn)擊保存，OK。</p><p>　　回到ISE ：Processes——〉Implement Design——〉Optional Implementation Tools——〉雙擊Lock Pins鎖定引腳</p><p>　　Processes——〉Im

19、plement Design——〉雙擊Generate Programming File——〉Configure Device（iMPACT），默認(rèn)JTAG，finishi，v1.jed ——〉Open</p><p>　　右鍵點(diǎn)綠——〉Progaram——〉OK，結(jié)束下載。（調(diào)試時(shí)sw向上是1；燈亮為1）</p><p>　　1、5、仿真結(jié)果分析</p><p>

20、　　因?yàn)槲业念}目是四位二進(jìn)制減法計(jì)數(shù)器（0000,0001,0100,0101），</p><p>　　所以計(jì)數(shù)器是從15直接跳變成2，再?gòu)?直接跳變成5，其余的數(shù)正常跳變，而根據(jù)波形仿真圖可以十分清楚地看出波形跳變過(guò)程，符合開(kāi)始的設(shè)計(jì)框圖。</p><p>　　2、Multisim10實(shí)現(xiàn)過(guò)程</p><p><b>　　2、1、設(shè)計(jì)原理</b&g

21、t;</p><p><b>　　選擇觸發(fā)器</b></p><p>　　選用由于JK觸發(fā)器功能齊全、使用靈活，在這里選用4個(gè)CP下降沿觸發(fā)的邊沿JK觸發(fā)器。</p><p>　　求時(shí)鐘方程、狀態(tài)方程</p><p><b>　　求時(shí)鐘方程</b></p><p>　　采用同

22、步方案，故取CP0=CP1=CP2=CP3=CP。</p><p>　　CP是整個(gè)要設(shè)計(jì)的時(shí)序電路的輸入時(shí)鐘脈沖。</p><p><b>　　求狀態(tài)方程</b></p><p>　　由圖1所示狀態(tài)圖可直接畫(huà)出如圖2所示電路次態(tài)的卡諾圖，再分解開(kāi)便可以得到如圖2所示各觸發(fā)器的卡諾圖。</p><p><b>　

23、　圖2 次態(tài)的卡諾圖</b></p><p><b>　　(a)</b></p><p><b>　　(b)</b></p><p><b>　　(c)</b></p><p><b>　　(d)</b></p><p>

24、;　　圖3 各觸發(fā)器的卡諾圖</p><p>　　的卡諾圖（b）的卡諾圖（c）的卡諾圖（d）的卡諾圖</p><p>　　顯然，由圖3 所示各卡諾圖便可很容易地得到</p><p>　?。?） </p><p><b>　　求驅(qū)動(dòng)方程</b>

25、</p><p>　　JK觸發(fā)器的特性方程為</p><p>　　與特性方程做比較，可得</p><p><b>　　(2)</b></p><p>　　2、2、基于Multisim的設(shè)計(jì)電路</p><p>　　根據(jù)所選用的觸發(fā)器和時(shí)鐘方程、輸出方程、驅(qū)動(dòng)方程，便可以畫(huà)出如圖5所示的邏輯電路圖。

26、</p><p><b>　　圖4 邏輯電路圖</b></p><p>　　2、3、虛擬觀察的波形</p><p><b>　　圖5 邏輯分析圖</b></p><p><b>　　檢查電路能否自啟動(dòng)</b></p><p>　　將無(wú)效狀態(tài)0000、00

27、01、0100、0101代入式（1）進(jìn)行計(jì)算，結(jié)果如下：</p><p>　　0000 00010010（有效狀態(tài)）</p><p>　　0100 01010110（有效狀態(tài)）</p><p>　　可見(jiàn)，所設(shè)計(jì)的時(shí)序電路能夠自啟動(dòng)。</p><p>　　2、4、仿真結(jié)果分析 </p><

28、p>　　我的題目是四位二進(jìn)制加法計(jì)數(shù)器（缺0000,0001,0100,0101），在multisim中，計(jì)數(shù)器也是從15直接跳變成2，再?gòu)?直接跳變成5，其余的數(shù)正常跳變，小燈根據(jù)數(shù)字的變化有規(guī)律地亮滅，例如，當(dāng)計(jì)數(shù)器加到1001是，會(huì)出現(xiàn)以下現(xiàn)象：從左數(shù)第一個(gè)和第四個(gè)小燈是亮的，而第二個(gè)和第三個(gè)小燈是滅的，以此類推。而當(dāng)最后計(jì)數(shù)器加到1111時(shí)，要進(jìn)行進(jìn)位，變成0000，這個(gè)時(shí)候表示進(jìn)位的綠燈會(huì)變亮。而且時(shí)序圖會(huì)按照設(shè)計(jì)的那樣

29、進(jìn)行，類似于ISE的仿真波形圖。</p><p><b>　　四、設(shè)計(jì)總結(jié)</b></p><p>　　1.實(shí)驗(yàn)中遇到的問(wèn)題：</p><p>　　在用multisim做仿真波形圖時(shí)，最開(kāi)始檢查的仿真結(jié)果是錯(cuò)的，波形不對(duì)。</p><p><b>　　2.解決辦法：</b></p>&

30、lt;p>　　為了解決問(wèn)題，我又從畫(huà)卡諾圖開(kāi)始重新算，一步一步檢查，后來(lái)發(fā)現(xiàn)的卡諾圖上的一個(gè)1忘記畫(huà)圈了，結(jié)果就造成了少了一個(gè)項(xiàng)，波形圖和我的題目的波形不符合。然后我重新求出驅(qū)動(dòng)方程，也就是把加上一項(xiàng)，另外的驅(qū)動(dòng)方程不用改，結(jié)果波形終于出來(lái)了。</p><p>　　這個(gè)過(guò)程讓我明白了做實(shí)驗(yàn)必須要認(rèn)真完成每個(gè)步驟，往往一步錯(cuò)就會(huì)造成以后更大的錯(cuò)誤，想一想如果辛辛苦苦花費(fèi)好多時(shí)間精力做出來(lái)的成果卻發(fā)現(xiàn)因?yàn)槠渲幸?/p>

31、個(gè)小小的步驟而與正確結(jié)果南轅北轍，那就太讓人沮喪了。所以必須要做到步步認(rèn)真，嚴(yán)謹(jǐn)。</p><p><b>　　五.參考文獻(xiàn)</b></p><p>　　[1]余孟嘗.數(shù)字電子技術(shù)基礎(chǔ)簡(jiǎn)明教程.第三版.高等教育出版社，2006.7</p><p>　　[2]王東明 喻紅婕 吳迪。數(shù)字邏輯與硬件描述語(yǔ)言實(shí)驗(yàn)指導(dǎo)書(shū). 沈陽(yáng)理工大學(xué)信息學(xué)院技術(shù)中心，