集成電路容軟錯誤加固鎖存器方案研究與設(shè)計.pdf

1、在集成電路制造水平不斷發(fā)展的當(dāng)下，芯片的集成度越來越高，工作頻率越來越快，工作電壓和晶體管的閾值電壓不斷降低，晶體管尺寸也在逐年減小，所以芯片電路內(nèi)部節(jié)點臨界電荷量也在持續(xù)的減少，導(dǎo)致電路軟錯誤率不斷上升。
　　由于目前軟錯誤對于集成電路影響日益加劇，針對已有的鎖存器電路結(jié)構(gòu)方案所存在的缺陷，設(shè)計了一個新的高速低功耗的加固鎖存器結(jié)構(gòu)。其中提出了一個新的C單元連接方法，大大降低了鎖存模塊的短路功耗;對輸出級C單元進(jìn)行改進(jìn)，其自身內(nèi)部

2、節(jié)點的臨界電荷量得到加強，并且穩(wěn)固了輸出節(jié)點的值，使其在輸入端受到攻擊時不會處于高阻狀態(tài)，從而提升了鎖存器整體的抗軟錯誤能力。
　　通過HSPICE在22nm預(yù)測模型下進(jìn)行仿真，驗證了該結(jié)構(gòu)的可靠性，并與已有的一些優(yōu)秀的抗軟錯誤鎖存器結(jié)構(gòu)進(jìn)行對比。實驗結(jié)果顯示了本文設(shè)計的鎖存器犧牲了25.78％的晶體管數(shù)目，來換取功耗、延遲、以及抗軟錯誤性能方面的提升;功耗、延遲分別平均降低43.12％、46.25％，功耗延遲積降低了37.61％