循環(huán)碼參數(shù)識(shí)別實(shí)現(xiàn)的設(shè)計(jì)與仿真.pdf

1、在數(shù)字通信系統(tǒng)中，信道編碼是信息傳輸可靠性和安全性的有力保障，隨著信道編碼技術(shù)在許多領(lǐng)域飛速發(fā)展并廣泛應(yīng)用，信道編碼識(shí)別問題日益突出。信道編碼識(shí)別是根據(jù)接收到的少量碼字序列，識(shí)別出編碼體制與參數(shù),是譯碼前的重要一步。循環(huán)碼編碼簡單、糾檢錯(cuò)能力較強(qiáng)，應(yīng)用在數(shù)字通信的眾多領(lǐng)域，故其識(shí)別問題也備受關(guān)注。目前對(duì)循環(huán)碼識(shí)別的研究主要集中于識(shí)別方法的理論分析方面，而在硬件實(shí)現(xiàn)方面的研究并不多。另外，硬件實(shí)現(xiàn)可以為高速實(shí)時(shí)的信號(hào)識(shí)別分析提供較為理想的

2、平臺(tái)。因此，本文以循環(huán)碼參數(shù)識(shí)別的硬件實(shí)現(xiàn)為目標(biāo)展開研究。
　　當(dāng)前循環(huán)碼的識(shí)別算法，大多數(shù)是基于統(tǒng)計(jì)學(xué)的算法，針對(duì)這些算法可能會(huì)導(dǎo)致所需數(shù)據(jù)量大，遍歷所需時(shí)間較長以及不易實(shí)現(xiàn)等問題，本文從硬件實(shí)現(xiàn)的角度出發(fā)，提出了一種數(shù)據(jù)量低、識(shí)別速度快、有一定抗誤碼性、易于在FPGA上實(shí)現(xiàn)的循環(huán)碼參數(shù)識(shí)別的方法。依據(jù)循環(huán)碼的任意碼字是其多項(xiàng)式的倍式的性質(zhì)，對(duì)接收碼字序列按照預(yù)置長度切分，判決除法運(yùn)算后余式為零是否滿足門限次數(shù)，進(jìn)而識(shí)別出循環(huán)碼

3、的參數(shù)。理論分析和實(shí)驗(yàn)仿真驗(yàn)證了其可行性和抗誤碼性，該方法在誤碼率7×10-3下，可有效識(shí)別出循環(huán)碼的碼長和生成多項(xiàng)式。然后，利用Verilog HDL硬件描述語言完成該方法中包括切分碼序列、碼字識(shí)別各模塊的設(shè)計(jì)。針對(duì)該設(shè)計(jì)無法識(shí)別相同碼長，不同碼率本原循環(huán)碼的不足，本文借鑒模式識(shí)別中決策樹的分級(jí)歸納分類思想，構(gòu)造相對(duì)應(yīng)的識(shí)別規(guī)則，對(duì)整個(gè)設(shè)計(jì)加以改進(jìn)。最后，將改進(jìn)后的設(shè)計(jì)思想在FPGA上進(jìn)行實(shí)現(xiàn)，利用Modelsim SE10.1軟件進(jìn)