24位48KSPS多位量化Σ-ΔADC的設(shè)計(jì).pdf

1、Σ-Δ架構(gòu)的ADC以其相對(duì)低的模擬電路復(fù)雜度和良好的與數(shù)字電路的兼容性在高精度模數(shù)轉(zhuǎn)換器（模數(shù)轉(zhuǎn)換就是將連續(xù)變化的模擬量轉(zhuǎn)換為離散的數(shù)字量，實(shí)現(xiàn)該功能的電路或者器件成為數(shù)模轉(zhuǎn)換電路，通常稱為A/D轉(zhuǎn)換器或者ADC，即模數(shù)轉(zhuǎn)換器，完成逆向轉(zhuǎn)換過(guò)程的即DAC，稱為數(shù)模轉(zhuǎn)換器或數(shù)模轉(zhuǎn)換電路）領(lǐng)域備受青睞。如何在高精度的要求上優(yōu)化電路結(jié)構(gòu)以降低功耗一直是該領(lǐng)域的研究熱點(diǎn)。
　　本文首先介紹了Σ-ΔADC發(fā)展的熱點(diǎn)方向，及其主要的制約因素，

2、對(duì)國(guó)內(nèi)外發(fā)展現(xiàn)狀進(jìn)行總結(jié)分析。然后詳細(xì)介紹了衡量Σ-ΔADC的動(dòng)態(tài)指標(biāo)，以及過(guò)采樣和噪聲整形技術(shù)提高系統(tǒng)信噪比的原理。以一階調(diào)制器為例，分析了Σ-ΔADC的工作原理，并討論了高階結(jié)構(gòu)和多位量化結(jié)構(gòu)的優(yōu)缺點(diǎn)。
　　通過(guò)對(duì)調(diào)制器傳遞函數(shù)分析，選取了4階17級(jí)量化的前饋結(jié)構(gòu)調(diào)制器，過(guò)采樣率為64。通過(guò)優(yōu)化前饋支路，減少了加法器的輸入支路，增大了第一級(jí)積分器的增益系數(shù)，有利于降低調(diào)制器負(fù)載，減小功耗。詳細(xì)討論了系統(tǒng)關(guān)鍵模塊的非理想特性的影

3、響，包括放大器、采樣引入的非理想特性、反饋DAC的非線性，并對(duì)系統(tǒng)穩(wěn)定性進(jìn)行了分析。通過(guò)完整的行為級(jí)仿真，得到了關(guān)鍵模塊的電路指標(biāo)。設(shè)計(jì)了開(kāi)關(guān)電容晶體管級(jí)調(diào)制器電路，其中多位量化的數(shù)字校正邏輯DWA（Data Weighted Averaging）用RTL代碼編寫。調(diào)制器輸出的數(shù)字碼通過(guò)一個(gè)5級(jí)的數(shù)字濾波器進(jìn)行降采樣和濾波器后輸出24位48kSPS數(shù)字碼。系統(tǒng)電源電壓為5V，采樣時(shí)鐘為3.072MHz，信號(hào)帶寬24kHz，仿真得到的信噪