高速率背板連接器的信號完整性分析.pdf

1、隨著半導體技術的不斷發(fā)展，在高速數字系統(tǒng)中，時鐘頻率日益提高至GHz相應地信號傳輸速率也高達Gbps。高速信號的有效頻率也已經達到微波頻段甚至毫米波頻段，其在傳輸過程中會由于傳輸線效應導致信號完整性（SignalIntegrity，SI）問題，此時成熟的MHz系統(tǒng)的低速設計方法已經無法適用于高速產品的設計。
　　信號完整性問題主要是由于高速信號經過互連線時產生的回損（ReturnLoss）、插入損耗（InsertionLoss）、

2、串擾（Crosstalk）等因素引起信號的幅值與相位變形達不到信號接收端的要求。高速率背板連接器作為母板與子板之間信號傳遞的橋梁，對板級之間的通信起著至關重要的作用?；诜掌骷案咚贁底窒到y(tǒng)對高速率的需求，目前國外的高速率背板連接器速率已經達到了54Gbps，但國內對25Gbps以上高速率背板連接器的信號完整性研究并不多見。
　　本課題以一款傳輸速率為25Gbps的高速率背板連接器為研究對象，通過仿真與測試相結合的方式來分析其信號

3、完整性及重要的影響參數。利用三維電磁結構仿真軟件HFSS對結構電磁仿真的精確性，對高速率背板連接器進行仿真，取得高速率背板連接器的時域反射阻抗（TimeDomainReflectometer，TDR）、回損、插入損耗、近端串擾（NearEndCross-Talk，NEXT）與遠端串擾（FarEndCross-Talk，FEXT）等重要參數。通過仿真分析發(fā)現：高速率背板連接器的TDR對寄生容抗和寄生感抗比較敏感，尤其是在高速率背板連接器公

4、頭與母頭連接的空腔位置。本課題研究對象通過仿真分析以上幾個重要參數，優(yōu)化主要集中在高速率背板連接器內部的尺寸、介電常數、損耗正切角δ，尤其是介電參數存在頻率相關性，其對TDR阻抗、損耗的損害比較大。
　　在對高速率背板連接器優(yōu)化仿真分析后，通過PCB板測試夾具進行測試分析。本課題主要通過矢量網絡分析儀（VectorNetworkAnalyzer，VNA）測得以上信號完整性參數，在測試過程中使用直通-反射-傳輸線（ThruRefle