低功耗高穩(wěn)定性無片外電容型CMOS LDO的研究與設(shè)計.pdf

1、隨著便攜式電子設(shè)備的盛行和普及，集成電路片上系統(tǒng)（System on Chip，簡寫為 SoC）也日益發(fā)展，因此就要求更多的功能芯片能夠完全在片上集成，電源管理芯片當(dāng)然也不例外。作為電源管理芯片的必要組成模塊，傳統(tǒng)的低壓差線性穩(wěn)壓器（Low-Dropout Regulator，簡寫為 LDO）需要在輸出端掛接片外大電容，目的是保證系統(tǒng)穩(wěn)定性，因此無片外電容LDO就面臨穩(wěn)定性的挑戰(zhàn)，主要包括頻率響應(yīng)和瞬態(tài)響應(yīng)。秉承節(jié)約能源的基本發(fā)展原則，

2、同時為了提高電池的使用壽命和電子設(shè)備的待機時間，LDO的功耗需要降低，因此低功耗高穩(wěn)定性無片外電容LDO成為發(fā)展趨勢。
　　傳統(tǒng)的無片外電容LDO采用電阻網(wǎng)絡(luò)的方式進(jìn)行反饋，這種結(jié)構(gòu)對誤差放大器的要求較高，且需要較大面積的電阻。本文采納了一種新型反饋形式即翻轉(zhuǎn)電壓跟隨器結(jié)構(gòu)（Flipped Voltage Follwer，簡寫為FVF），其本質(zhì)是由單個晶體管進(jìn)行反饋。這樣的LDO不僅結(jié)構(gòu)更簡單，還可以降低放大器的設(shè)計難度。本文對基

3、本的基于FVF的LDO結(jié)構(gòu)進(jìn)行改進(jìn)，包括以下方面：首先通過采用增加一級放大器的方式提高環(huán)路增益，從而提高其調(diào)整性能，其次采用密勒補償方法進(jìn)行頻率補償，最后采用動態(tài)偏置電路提高瞬態(tài)特性。最終設(shè)計出了一款低功耗高穩(wěn)定性無片外電容型CMOS LDO，可用于SoC系統(tǒng)中數(shù)字模塊的供電電源。
　　該設(shè)計基于40 nm CMOS工藝，完成了電路仿真和版圖設(shè)計，結(jié)果如下：輸入電壓范圍為1.5 V到3.3 V，正常輸入電壓為1.8 V，輸出電壓為

4、1.2 V，負(fù)載電流范圍為1 mA到50 mA，最小壓差為293 mV；負(fù)載調(diào)整率僅為0.173 ppm，線性調(diào)整率為0.134％，低頻下PSRR為60.4 dB，瞬態(tài)響應(yīng)的過沖電壓為91.24 mV，響應(yīng)時間最長為4.37μs；LDO核心電路功耗僅為16μA，反饋環(huán)路的相位裕度在所有負(fù)載電流范圍下最低為80°，所用電容約為40 pF，可在片上完全集成；所用的版圖面積為384μm×314μm。綜上所述，該設(shè)計具有低功耗高穩(wěn)定性無片外電容