基于OptimizePI的高速電路板電源完整性優(yōu)化設計.pdf

1、隨著IC工藝快速發(fā)展，高速板間的電壓值不斷減小但是板間電流值及功率卻不斷增加，就造成了電源完整性(PI)和信號完整性(SI)的問題。應用OptimizePI工具對電源分配系統(tǒng)中的去耦網(wǎng)絡進行優(yōu)化設計，通過研究去耦電容的頻率特性，使用頻率目標阻抗法使整個電源分配系統(tǒng)的阻抗值低于目標阻抗以達到降低電源噪聲的目的。
　　在滿足電源完整性的條件下對高速板進行優(yōu)化考慮，主要從去耦網(wǎng)絡中去耦電容的數(shù)量及擺放位置上優(yōu)化設計，合理的去耦電容數(shù)量既

2、可以減小高速板的設計面積又可以降低制造成本。在優(yōu)化結(jié)束后將優(yōu)化數(shù)據(jù)與最初設計相對比，從而得到最優(yōu)的方案。
　　當去耦電容數(shù)量滿足設計需求且制造成本也有所降低時，再考慮其擺放位置。合理的擺放位置同樣可以降低阻抗，經(jīng)過優(yōu)化對比我們進一步得出去耦電容在高速板中的確切位置，這樣有助于更完整的設計。在完成優(yōu)化后進行整體板驗證，觀察優(yōu)化后高速板的阻抗是否依然小于目標阻抗，驗證優(yōu)化結(jié)果。
　　本論文研究了高速板的優(yōu)化設計，主要從去耦電容的