多核數(shù)字電路高層次綜合的研究與實(shí)現(xiàn).pdf

1、隨著FPGA技術(shù)的飛速發(fā)展,每個(gè)芯片上集成的邏輯門陣列越來(lái)越多,基于VHDL或者Verilog這類低層次硬件描述語(yǔ)言(HDL)設(shè)計(jì)的復(fù)雜度也越來(lái)越高,而且容易出錯(cuò)且不易定位,因此對(duì)于大多數(shù)應(yīng)用來(lái)說(shuō)硬件設(shè)計(jì)非常困難,花費(fèi)也非常昂貴,產(chǎn)品的上市時(shí)間往往不能確定;而對(duì)于軟件設(shè)計(jì)來(lái)說(shuō),系統(tǒng)驗(yàn)證和錯(cuò)誤調(diào)試都很容易實(shí)現(xiàn),因?yàn)槲覀兛梢悦赓M(fèi)得到很多成熟的調(diào)試工具和分析工具。另一方面,硬件實(shí)現(xiàn)相比軟件實(shí)現(xiàn)而言具有更快的速度和更高的效率。高層次綜合(HLS

2、)不僅利用了軟件的易用性也充分利用了硬件的優(yōu)良性能。如今,高層次綜合已成為硬件電路設(shè)計(jì)的一個(gè)重要研究方向,該方法為軟件工程師打開(kāi)了一道通向FPGA硬件設(shè)計(jì)的大門,同時(shí)也使FPGA硬件設(shè)計(jì)變得更容易和更簡(jiǎn)單。
　　本文基于LLVM(Low Level Virtual Machine)系統(tǒng)框架的可重定性設(shè)計(jì)了一個(gè)高層次綜合工具——C2Verilog編譯器,該系統(tǒng)能夠自動(dòng)實(shí)現(xiàn)將C程序轉(zhuǎn)換成寄存器傳輸級(jí)的硬件描述語(yǔ)言輸出。本文對(duì)LLVM的

3、結(jié)構(gòu)進(jìn)行了詳細(xì)的分析和介紹,并據(jù)此提出了本文的設(shè)計(jì)內(nèi)容和研究方向。
　　本文的主要工作以及結(jié)論:
　　(1)研究實(shí)現(xiàn)軟件多核技術(shù)到硬件多核電路的轉(zhuǎn)化。通過(guò)前端編譯器Clang的特點(diǎn)(支持 OpenMP)實(shí)現(xiàn)軟件多核技術(shù),生成的LLVM中間代碼由基本塊組成,各個(gè)基本塊之間通過(guò)跳轉(zhuǎn)指令鏈接,本文采用塊級(jí)并行提取技術(shù)對(duì)LLVM中間代碼的各個(gè)基本塊進(jìn)行無(wú)關(guān)化處理,最后后端代碼生成器生成的硬件多核電路功能正確,并且性能也得到大大提高。

4、
　　(2)實(shí)現(xiàn)流水線功能。本文采用模塊調(diào)度技術(shù)對(duì)LLVM中間代碼的數(shù)據(jù)依賴圖(Data Dependece Graph)進(jìn)行分析,根據(jù)依賴關(guān)系對(duì)指令進(jìn)行等級(jí)劃分和調(diào)度,得到流水線的級(jí)數(shù);然后根據(jù)依賴關(guān)系得出關(guān)聯(lián)距離,利用關(guān)聯(lián)距離再次對(duì)指令等級(jí)進(jìn)行優(yōu)化處理,最后得到流水線的啟動(dòng)間隔值(initiation interval),實(shí)現(xiàn)流水線的基本功能。通過(guò)功能仿真,采用流水線處理后的模塊其性能提高33.6％~52.1％。
　　(