高速數(shù)字信號處理平臺SI研究和仿真設(shè)計.pdf

1、現(xiàn)今對于高速平臺的開發(fā)已經(jīng)不單單是完成電路邏輯那么簡單，數(shù)字信號的高速化將引起各種各樣的信號完整性問題，一旦疏忽，就會造成設(shè)計的失敗。因此，這類高速平臺的開發(fā)在硬件設(shè)計時就應(yīng)該充分考慮關(guān)鍵的高速部分，對于其PCB的設(shè)計則應(yīng)該采用基于信號完整性的仿真設(shè)計，對于這類設(shè)計，一方面工程師本身需要有扎實的信號完整性理論知識，另一方面也需要對仿真模型、仿真工具有深入的理解，這樣才能更加合理的利用仿真結(jié)果來制定約束，指導(dǎo)布局布線，提高這類平臺的設(shè)計成

2、功率。
　　本文首先對高速平臺仿真設(shè)計中所需要理解的信號完整性基本理論進行了深入的分析，分別從傳輸線、反射端接、串擾和電源完整性四個方面來闡述和理解信號完整性的現(xiàn)象和本質(zhì)。其次，介紹了基本的仿真工具和仿真模型，并且提出了本次高速平臺的設(shè)計流程。接著，對一個具體的高速信號處理平臺進行設(shè)計，提出本次設(shè)計平臺的功能需求和整體設(shè)計方案，平臺采用MCU+OMAP+FPGA的組成結(jié)構(gòu)，其中MCU負責系統(tǒng)的監(jiān)控和管理，OMAP核心板上的OMAP

3、L138處理器集成了ARM與DSP，兼具ARM的控制功能以及DSP的數(shù)字信號處理能力，F(xiàn)PGA則作為平臺上通信算法的實現(xiàn)模塊，此外詳細介紹了各部分的實現(xiàn)方式以及模塊間的主要接口。然后，結(jié)合信號完整性理論，采用Cadence的Allegro PCB SI、SigXplorer等工具對本高速平臺中的高速差分信號、高速并行總線信號(uPP)以及FPGA和DDR2之間的高速數(shù)字接口進行反射、串擾等仿真，對得到的仿真結(jié)果進行分析后，分別對高速差分

4、信號制定了并行端接的匹配方案以抑制振鈴，對高速并行總線信號(uPP)制定了源端串聯(lián)端接的匹配方案和線寬線距的約束規(guī)則以抑制串擾，對FPGA和DDR2之間的拓撲結(jié)構(gòu)進行了仿真分析后決定采用樹形拓撲結(jié)構(gòu)，以此來得到最佳的布局布線效果，使得整個系統(tǒng)抗干擾能力達到最大，在實際布局布線完成后，再對相應(yīng)DDR2關(guān)鍵信號做后仿真以驗證布線效果。本文最后使用Ansoft公司的SIwave軟件對本板進行電源完整性的仿真，主要涉及到本板平面諧振的分析、目標