MIPS4KcCPUIP核及其相關(guān)SOC的研究與設(shè)計(jì).pdf

1、集成電路隨著芯片規(guī)模的不斷擴(kuò)大已經(jīng)進(jìn)入了片上系統(tǒng)（SOC）時(shí)代，基于IP核(Intellectual Property)的設(shè)計(jì)方式是IC設(shè)計(jì)發(fā)展的必然趨勢(shì)。擁有自主知識(shí)產(chǎn)權(quán)的IP核具有很高的通用性和靈活性，可以根據(jù)不同需求應(yīng)用到各種嵌入式系統(tǒng)中。
　　本設(shè)計(jì)基于面向網(wǎng)絡(luò)應(yīng)用的SOC項(xiàng)目，實(shí)現(xiàn)了一種完全兼容MIPS4Kc CPU的軟IP核，以其為核心構(gòu)建了包含存儲(chǔ)器、串行總線接口等外設(shè)的SOC，開(kāi)發(fā)了底層驅(qū)動(dòng)與應(yīng)用程序，并在Alte

2、ra公司的開(kāi)發(fā)板上通過(guò)了驗(yàn)證。本設(shè)計(jì)的工作涵蓋了硬件和軟件兩個(gè)部分：
　　硬件方面，深入分析MIPS4Kc體系結(jié)構(gòu)，對(duì)其進(jìn)行系統(tǒng)模塊劃分與Verilog代碼實(shí)現(xiàn)。流水線采用五級(jí)流水，采用級(jí)間旁路等方式降低了由數(shù)據(jù)相關(guān)、控制相關(guān)、結(jié)構(gòu)相關(guān)造成的流水線停頓延遲。采用Wallace-tree改進(jìn)了乘法器，縮短了乘法運(yùn)算的時(shí)間。數(shù)據(jù)、指令分別構(gòu)建了容量為4KB的一級(jí)緩存，大大提高了CPU運(yùn)行的效率。為擴(kuò)大應(yīng)用范圍，設(shè)計(jì)了兼容Wishbon

3、e總線的大吞吐量總線接口控制器。SOC中集成了存儲(chǔ)器、串行總線接口、LED和七段碼顯示模塊。
　　軟件方面，設(shè)計(jì)了CPU的啟動(dòng)代碼boot-loader，初始化系統(tǒng)運(yùn)行環(huán)境，針對(duì)設(shè)計(jì)使用的開(kāi)發(fā)板Altera Stratix II DSP Development Board上的硬件資源，開(kāi)發(fā)了串行總線接口等外設(shè)的底層驅(qū)動(dòng)程序，并在頂層編寫了一個(gè)字符回顯程序用于驗(yàn)證系統(tǒng)正確性。設(shè)計(jì)完全兼容MIPS4Kc，軟件代碼在Linux環(huán)境下使用

4、GCC編譯。
　　設(shè)計(jì)使用Modelsim SE進(jìn)行了模塊級(jí)驗(yàn)證、極限點(diǎn)驗(yàn)證，使用Quartus II+Modelsim進(jìn)行了FPGA綜合與時(shí)序仿真，并最終在FPGA硬件平臺(tái)上完成驗(yàn)證。驗(yàn)證結(jié)果與綜合報(bào)告表明，設(shè)計(jì)完全兼容MIPS4Kc，性能達(dá)到了設(shè)計(jì)要求，在FPGA平臺(tái)上可以在系統(tǒng)時(shí)鐘為70MHz的條件下運(yùn)行，且占用資源較少。
　　本設(shè)計(jì)最終構(gòu)建了一個(gè)基本完整的SOC，涵蓋了開(kāi)發(fā)調(diào)試中必要的功能部件，CPU核完全兼容MIP