DSP和FPGA在捷聯(lián)式慣性導(dǎo)航系統(tǒng)中的應(yīng)用研究.pdf

1、為了保證捷聯(lián)式慣性導(dǎo)航系統(tǒng)的高性能、低成本和小型化的設(shè)計(jì)要求，本文選用了以DSP（TMS320C6722）和FPGA（Spartan-3AN系列XC3S700AN）相結(jié)合的形式，作為慣性導(dǎo)航系統(tǒng)的設(shè)計(jì)方案。
　　本文首先對(duì)慣性導(dǎo)航系統(tǒng)的研究背景和發(fā)展概況做了介紹，同時(shí)對(duì)慣性導(dǎo)航系統(tǒng)的相關(guān)理論和技術(shù)做了分析。然后講述了系統(tǒng)設(shè)計(jì)的需求分析以及系統(tǒng)實(shí)現(xiàn)的主要功能，設(shè)計(jì)出相應(yīng)的硬件系統(tǒng)設(shè)計(jì)方案。本文對(duì)慣性導(dǎo)航系統(tǒng)的硬件電路進(jìn)行了重點(diǎn)的研究

2、。硬件電路主要為FPGA和DSP的最小系統(tǒng)電路，同時(shí)設(shè)計(jì)了它們的相關(guān)外圍電路。此外，對(duì)模擬信號(hào)采集電路進(jìn)行了設(shè)計(jì)以及FPGA功能模塊設(shè)計(jì)。FPGA的各個(gè)功能模塊主要包括數(shù)據(jù)采集控制、緩沖器FIFO、UART串口以及整個(gè)系統(tǒng)的邏輯控制和譯碼。然后研究了慣導(dǎo)系統(tǒng)底層軟件的設(shè)計(jì)，主要是DSP軟件的實(shí)現(xiàn)方案，并且對(duì)DSP的中斷以及Bootloader機(jī)制進(jìn)行了分析。最后，在完成電路設(shè)計(jì)的前提下，對(duì)FPGA的功能模塊FIFO和UART進(jìn)行了仿真測(cè)

3、試，驗(yàn)證了系統(tǒng)方案和各模塊的可行性。
　　本文研究了捷聯(lián)式慣性導(dǎo)航系統(tǒng)對(duì)IMU設(shè)備和GPS信息的接收，同時(shí)和上位機(jī)進(jìn)行通信。導(dǎo)航系統(tǒng)主要通過(guò)FPGA進(jìn)行控制，配置了FIFO緩存器緩存數(shù)據(jù)，同時(shí)擴(kuò)展了UART串口實(shí)現(xiàn)和外設(shè)的通信。同時(shí)，本系統(tǒng)完成了校時(shí)的功能，通過(guò)上位機(jī)的授時(shí)命令，完成了系統(tǒng)和PPS秒脈沖的同步，在PPS秒脈沖的零時(shí)刻上升沿時(shí)，結(jié)合GPS串行輸出的時(shí)間信息作為起始時(shí)間，對(duì)系統(tǒng)的絕對(duì)時(shí)間進(jìn)行校正。通過(guò)實(shí)驗(yàn)驗(yàn)證完成了同步