Verilog-to-MSVL序翻譯軟件的實(shí)現(xiàn).pdf_第1頁
已閱讀1頁，還剩73頁未讀， 繼續(xù)免費(fèi)閱讀

下載本文檔

版權(quán)說明：本文檔由用戶提供并上傳，收益歸屬內(nèi)容提供方，若內(nèi)容存在侵權(quán)，請進(jìn)行舉報或認(rèn)領(lǐng)

文檔簡介

1、在硬件設(shè)計中,軟件仿真具有重要的意義,它是邏輯設(shè)計、系統(tǒng)驗(yàn)證和性能分析的主要手段。Verilog作為當(dāng)前仿真軟件中最主流的描述語言之一,在電子系統(tǒng)設(shè)計中得到了廣泛的應(yīng)用。使用它,設(shè)計者不但能夠?qū)ο到y(tǒng)的邏輯進(jìn)行設(shè)計,對系統(tǒng)的功能進(jìn)行仿真與驗(yàn)證,而且能夠?qū)ο到y(tǒng)的時序和邏輯進(jìn)行相關(guān)分析和綜合。但是,當(dāng)前的仿真軟件普遍具有成本高、使用環(huán)境復(fù)雜等局限性,所以,在性能分析和系統(tǒng)評測等一般應(yīng)用中往往不適用。
　　MSVL(Modeling, S

2、imulation and Verification Language)作為一種時序邏輯程序設(shè)計語言,集系統(tǒng)的建模(Modeling)、系統(tǒng)的仿真(Simulation)和系統(tǒng)的驗(yàn)證(Verification)為一體,具有低成本、簡單的仿真環(huán)境、快速的執(zhí)行速度等優(yōu)點(diǎn)。本文主要研究了一種程序翻譯軟件,它將Verilog語言描述的程序翻譯為MSVL語言描述的程序。論文首先說明了硬件描述語言Verilog和建模、仿真、驗(yàn)證語言MSVL的語法結(jié)

溫馨提示

  • 1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網(wǎng)頁內(nèi)容里面會有圖紙預(yù)覽，若沒有圖紙預(yù)覽就沒有圖紙。
  • 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 眾賞文庫僅提供信息存儲空間，僅對用戶上傳內(nèi)容的表現(xiàn)方式做保護(hù)處理，對用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯，并不能對任何下載內(nèi)容負(fù)責(zé)。
  • 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容，請與我們聯(lián)系，我們立即糾正。
  • 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時也不承擔(dān)用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論