原模圖LDPC碼的FPGA硬件測試平臺研究.pdf

1、隨著信息的高速增長，信息傳輸速率及傳輸容量需求越來越大，人們對信息傳輸?shù)目煽啃砸灿辛烁蟮男枨?。信道糾錯碼作為數(shù)字通信系統(tǒng)中物理層關鍵技術的核心，其最大的作用就是保證信息傳輸?shù)目煽啃浴Ｏ鄬τ趥鹘y(tǒng)的大范圍移動通信，一些對誤碼率要求更低的特定應用場合，比如:磁記錄系統(tǒng)中、高清數(shù)字電視系統(tǒng)、醫(yī)學中的無線人體網(wǎng)等，其信息傳輸?shù)目煽啃燥@得尤為重要。這些應用中通常要求BER達到10-10，我們稱之為極低誤碼率區(qū)，而優(yōu)秀的信道糾錯碼為這些系統(tǒng)中信息傳

2、輸?shù)臉O低誤碼性能提供了可能。低密度奇偶校驗(LDPC)碼就是這些優(yōu)秀碼型中的一種，它是一種分組碼，具有非常優(yōu)異的性能。原模圖LDPC碼是低密度奇偶校驗碼(LDPC)碼中的一種子類，其相對于傳統(tǒng)的LDPC碼具有易擴展、結(jié)構(gòu)更簡單、易于硬件實現(xiàn)等等優(yōu)點，同時它具有優(yōu)秀的性能，能夠滿足極低誤碼率(BER)性能的要求。
　　通常的研究中，人們的注意力主要集中于如何構(gòu)造好碼以及更好的編譯碼算法，而對于如何驗證碼型是否為好碼以及碼型的應用實現(xiàn)

3、復雜度方面關注較少。驗證可以分為理論推導驗證和實驗仿真測試兩種，而對于隨機結(jié)構(gòu)的LDPC碼，其缺乏可靠的數(shù)學解析方法，實驗仿真測試成為了獲取這類碼型性能的最直觀的重要手段?；诂F(xiàn)場可編輯邏輯門陣列(FPGA)的硬件仿真平臺，由于其具有速度快、可重構(gòu)性等特點，成為了信道糾錯碼的性能驗證的有效方法，特別對于極低誤碼率要求的應用。
　　鑒于此，本文主要研究基于FPGA的原模圖LDPC碼的硬件測試平臺的實現(xiàn)，此類平臺具有一定的重構(gòu)性，為研

4、究不同碼型在極低誤碼率(BER)下的性能提供測試方法。主要工作如下:
　　1.根據(jù)原模圖LDPC碼的特性，基于性能基本保持不變而降低硬件實現(xiàn)復雜度的前提，改進了傳統(tǒng)原模圖LDPC碼的擴展方法，用準循環(huán)結(jié)構(gòu)來擴展原模圖LDPC碼，使其既保持了原本的優(yōu)異特性，又大大降低了硬件實現(xiàn)的復雜度。
　　2.在通常的標準信道——加性高斯白噪聲(AWGN)信道中構(gòu)建原模圖LDPC碼的整個測試系統(tǒng)，AWGN信道之所以稱為標準信道，是因為幾乎所

5、有的通信系統(tǒng)的信道中，都存在高斯白噪聲。基于數(shù)字通信系統(tǒng)的構(gòu)成:信源、編碼器、信道、譯碼器和信宿，分模塊分別設計硬件測試平臺，并且每個模塊單獨仿真測試，最后連接所有模塊，加上控制模塊以及必要的PC軟件可視化控制部分、PCI連接卡部分，構(gòu)成了整個全硬件仿真測試平臺。在此部分，完成了原模圖LDPC碼在AWGN信道中的全硬件測試平臺的實現(xiàn)，測試了一類原模圖LDPC碼型在AWGN信道中的性能，其誤碼率(BER)性能達到10-11～10-12。<