基于SDH的芯片驗證平臺研究與設計.pdf

1、在ASIC（Application Specific Integrated Circuit）芯片開發(fā)中，芯片驗證的質(zhì)量決定了投片的成功率。當今微電子技術高速發(fā)展，芯片的復雜程度越來越高，驗證的工作量也隨之增大，因此提高驗證工作效率和驗證水平，是提升芯片質(zhì)量的關鍵舉措之一。芯片實現(xiàn)了10Gbps的典型線路處理功能，包括上行和下行方向的指針、開銷、告警處理以及可維可測的功能實現(xiàn)。由于芯片設計的復雜性，在有限的時間內(nèi)要達到充分驗證并保證芯片的

2、設計零缺陷，必須采用最合適并且高效的驗證方法。論文主要包含以下工作：
　　1.論文概述了SDH（Synchronous Digital Hierarchy）原理和本芯片SDH Framer的結(jié)構(gòu)特點，在充分理解規(guī)格的基礎上進行了驗證方案規(guī)劃。
　　2.采用System Verilog(SV)作為驗證環(huán)境的設計語言，并利用此語言的各項高級驗證技術進行驗證環(huán)境的搭建和組件設計。
　　3.考慮SV作為編譯性語言的缺點，論文采

3、用Tcl（Tool Command Language）編寫測試用例，較大程度提高了驗證效率。設計并采用了自動化腳本，批量提交測試用例，自動檢查和統(tǒng)計運行結(jié)果。
　　4．論文在時鐘模塊的單元測試中，改進了傳統(tǒng)時鐘驗證方法，保證了時鐘模塊設計的質(zhì)量。
　　5.完成了SDH Framer芯片上下行基本業(yè)務流的仿真驗證，保證了后續(xù)詳細驗證工作的進行。
　　6.以開銷串口的驗證作為典型例子進行詳細功能驗證，并介紹了本芯片驗證過程