微處理器浮點乘加部件設(shè)計及結(jié)構(gòu)驗證.pdf

1、MIPS架構(gòu)的微處理器是一種典型的RISC結(jié)構(gòu)的微處理器,其采用經(jīng)典的五級流水結(jié)構(gòu)和定長的指令實現(xiàn)方式。本文基于MIPS64指令集,對一款具有自主知識產(chǎn)權(quán)的MIPS微處理器中的浮點乘加功能部件進行了硬件設(shè)計并對該微處理器內(nèi)核進行了基本功能驗證。
　　本文實現(xiàn)的浮點功能部件重點在于同一套電路中兼容MIPS64指令集巾規(guī)定的I。四條不同指令,包括支持IEEE-754浮點標(biāo)準(zhǔn)的單雙精度加法、減法、乘加、乘減等操作。結(jié)合IBM RS/60

2、00中的浮點乘加結(jié)構(gòu)以及T.Lang提出的低延遲浮點乘加結(jié)構(gòu),本文提出了一種兼容單雙精度并滿足功能要求的浮點乘加結(jié)構(gòu)。
　　通過對浮點乘加功能部件的研究,主要在三個方面做了如下工作:
　　1、針對浮點乘加部件的功能要求,提出了兼容單雙精度并滿足多種指令操作的電路復(fù)用結(jié)構(gòu);
　　2、針對現(xiàn)有文獻中存在的不足,對浮點乘加關(guān)鍵路徑中的三操作數(shù)前導(dǎo)零預(yù)測算法進行了詳細的推導(dǎo);
　　3、針對被測設(shè)計不可遍歷的特征,建立受覆

3、蓋率驅(qū)動的可信性驗證平臺。其次,針對MIPS微處理器內(nèi)核測試建立了軟件測試環(huán)境并輔以硬件測試環(huán)境以驗證軟件環(huán)境的正確性。
　　MIPS架構(gòu)的微處理器內(nèi)核和該浮點功能部件在SMIC0.13 u m工藝下,使用Synopsys公司的Design Compiler進行邏輯綜合時鐘頻率達到300MHz。被測設(shè)計經(jīng)過基于VMM思想的分層Systemverilog驗證平臺的大規(guī)模隨機測試,實驗數(shù)據(jù)表明該驗證方法極大的提高了驗證的效率和可信性,