高性能面積敏感浮點乘加部件設(shè)計及可信性測試體系.pdf

1、分類號號UDCCC密級級級學號號號、砂矯爭了，去軍碩士學位論文高性能面積敏感浮點乘加部件設(shè)計及可信性測試體系李楊學科名稱:學科門類:指導教師:申請日期:微電子學與固體電子學工學余寧梅教授2010年3月摘要論文題目:高性能面積敏感浮點乘加部件設(shè)計及可信性測試體系學科專業(yè):微電子與固體電子學研究生:李楊指導教師:余寧梅教授答辯日期:簽名:簽名:摘要科學計算的性能往往能成為很多行業(yè)發(fā)展和深入的瓶頸，而Gedson一T眾核處理器作為定位于未來高

2、性能科學計算的并行計算芯片解決方案，自然對于計算性能有很高的要求。浮點乘加部件作為高性能科學計算的一個關(guān)鍵部件，它的性能直接影響芯片的浮點峰值性能。此外，應(yīng)用于眾核處理器的定位，又使得浮點乘加部件的面積參數(shù)變的十分敏感。因為同等工藝下，只有讓面積做的更小，才能讓一個芯片容納更多處理器核成為可能。最后作為一個商用級別的集成電路工程開發(fā)，部件的正確性驗證，又成為了重中之重。面對上述苛刻設(shè)計要求，本文在實現(xiàn)目前最快的LANG&BURRANG的

3、“乘法一加法一規(guī)格化一舍入”復雜算法結(jié)構(gòu)的基礎(chǔ)上，對許多局部模塊進行了面積或延遲上的優(yōu)化，又構(gòu)建和實施了完備的驗證體系，最終實現(xiàn)了高性能，面積敏感和可信性。在TSMC65nln下實現(xiàn)了IGHz，0.12~2的性能參數(shù)和面積參數(shù)。其中，由于傳統(tǒng)華萊士樹占據(jù)浮點乘加部件將近70%的面積，所以本文重點對華萊士樹的組織方式進行了深入的研究和分析，最終發(fā)現(xiàn)了傳統(tǒng)華萊士樹組織方式中的資源冗余。又用編程自動生成RTL代碼的方法克服了無冗余華萊士樹不對

4、稱結(jié)構(gòu)和繁瑣組織方式帶來的工程復雜度和工程故障率困難。最終完成了一個無冗余的，充分測試的4:2壓縮器華萊士樹。這直接減少了華萊士樹48%的面積，減少了浮點乘加部件30%的面積。在可信性驗證設(shè)計方面，本設(shè)計在跑通流行的浮點部件測試程序以后又敘述了一個針對復雜數(shù)字IC工程完整的驗證體系，其中涵蓋了很多業(yè)界流行方法學的特點，也體現(xiàn)了一些原創(chuàng)的驗證思想。構(gòu)架體系的主要思路是針對復雜數(shù)字集成電路中不同的部分、不同的特點和不同的屬性，進行多次的分類