高性能浮點乘法單元的設計.pdf

1、高性能浮點乘法單元是現代數字信號處理器中的重要部件，是完成高性能實時數字信號處理和圖像處理的關鍵所在，它的性能優(yōu)劣直接影響到CPU的浮點處理能力。浮點乘法單元具有面積大、延遲長、結構復雜的特點。如何設計出高速、簡單且結構規(guī)則的浮點乘法器成為廣泛關注的問題。過去的十多年中，研究者擴展了Booth編碼算法的空間，提高了乘法器的性能；改進了部分積壓縮技術，使乘法器結構更加規(guī)則；以傳輸管邏輯、多路選擇器和動態(tài)技術為基礎的各種電路實現方法也持續(xù)刷

2、新高性能乘法器的實現記錄；與此同時，與物理實現緊密相關的乘法器拓撲結構的研究也碩果累累。但不斷提高的高性能運算需求使得高性能乘法單元的設計和實現仍然是當前的熱門話題。
　　本文主要完成高性能浮點乘法器的設計與驗證，是微電子中心高性能浮點處理單元（FPU, Float Point Uint）項目的重要組成部分，按照Top-down的現代 IC設計方法，以實現64位雙精度浮點數的乘法運算為主，兼容32位單精度浮點數。首先討論了IEEE

3、-754中規(guī)定的浮點數格式以及基本操作，并對浮點乘法的幾種算法進行分析，深入研究了Booth算法及其各種改進算法，對比后選擇改進的Booth2算法用于乘法單元的設計。接著分析了乘法器的陣列選擇，討論乘法單元的兩種典型陣列結構，研究用于部分積求和的各種加法器，選取Wallace樹型結構作為壓縮陣列，混合加法器進行最終的部分積求和運算。為了提高性能，課題引入流水線技術，對浮點乘法單元整體采用五級流水線結構進行控制，在全流水狀態(tài)下基本上等效于