高性能通用處理器中浮點乘加部件的設計.pdf

1、隨著集成電路集成密度的持續(xù)提高和成本的不斷降低，單一芯片內(nèi)能夠集成更多的器件，采用更復雜的結(jié)構(gòu)，完成更強大的功能。 浮點運算能力是考察一款通用處理器性能的重要指標之一。浮點乘加部件作為一種功能強大且用途廣泛的運算部件，可以顯著提高處理器的浮點運算能力。這一點已被多款商用的通用處理器所證明。因此，高性能通用處理器有必要增加浮點乘加部件。 浮點乘加部件的優(yōu)點包括：速度快，精度高，能夠降低對總線帶寬的需求，減少讀寫寄存器堆的壓

2、力，提高指令吞吐率等。此外，浮點乘加部件能夠執(zhí)行單獨的乘法和加法指令，還能夠在軟件控制下進行除法、開根運算，實現(xiàn)基本函數(shù)功能。 傳統(tǒng)的浮點乘加部件采用“乘法-加法-規(guī)格化-舍入”的結(jié)構(gòu)。與此不同，本文采用更為先進的浮點乘加部件結(jié)構(gòu)，即“乘法-規(guī)格化-加法并舍入”，有效降低了延時，性能更為突出。缺點是付出了較大的面積代價。 前導1預測(LOP)是浮點乘加部件設計的關(guān)鍵算法之一。浮點乘加部件需要實現(xiàn)3個操作數(shù)的前導l預測電路

3、，傳統(tǒng)的LOP算法不能直接處理3個操作數(shù)，通過間接方法實現(xiàn)又會增加關(guān)鍵路徑延時并增大電路面積。針對這一局限，本文提出了三個操作數(shù)的前導1預測算法，進行了理論推導和實驗比較，可以有效縮短前導l預測電路的延時并減少面積，從而縮短整個乘加部件的延時。 通過浮點乘加部件執(zhí)行乘加、乘法、加法的延時都是一樣的，這可能會造成某些應用下乘加部件的性能反而不如乘法器和加法器的情況。乘法／加法旁路技術(shù)可以改變這種情況，將浮點乘加部件執(zhí)行乘法／加法的