支持多模浮點(diǎn)乘加器的設(shè)計與實現(xiàn).pdf

1、由于近年來科學(xué)計算和多媒體技術(shù)的廣泛應(yīng)用，我們對微處理器的浮點(diǎn)運(yùn)算單元(FPU）的性能要求也越來越高。浮點(diǎn)融合乘加單元是FPU的關(guān)鍵部件之一，因此，設(shè)計具有高性能的浮點(diǎn)融合乘加單元也是我們的追求目標(biāo)。
　　浮點(diǎn)融合乘加單元是將浮點(diǎn)的乘法操作和加法操作合并為一步操作。由于省略了中間的舍入步驟，浮點(diǎn)的計算精度得到了很大的提升。本文以傳統(tǒng)的浮點(diǎn)融合乘加單元為基礎(chǔ)，設(shè)計實現(xiàn)了一種新型的支持多模的浮點(diǎn)融合乘加單元。在IEEE-754浮點(diǎn)標(biāo)準(zhǔn)

2、下，本設(shè)計通過采用SIMD單指令多數(shù)據(jù)流技術(shù)，可以支持實現(xiàn)一個雙精度浮點(diǎn)融合乘加運(yùn)算或兩個并行的單精度浮點(diǎn)融合乘加運(yùn)算。
　　本文所設(shè)計的浮點(diǎn)融合乘加單元以常用的定點(diǎn)加法和乘法理論為基礎(chǔ)，在傳統(tǒng)的浮點(diǎn)融合乘加結(jié)構(gòu)上將取反階段移至移位對階之前，提出了本設(shè)計的總體架構(gòu)與數(shù)據(jù)算法流程，并以此為基礎(chǔ)詳細(xì)說明了指數(shù)處理、移位對階、尾數(shù)乘法和前導(dǎo)零計算等模塊的具體原理與設(shè)計思路。本文主要對傳統(tǒng)設(shè)計進(jìn)行了以下兩方面的改進(jìn)：
　　一、在面積

3、上，設(shè)計以傳統(tǒng)的雙精度浮點(diǎn)融合乘加單元的主要模塊為基礎(chǔ)，通過修改添加控制信號使之達(dá)到對兩個單精度的支持，如重新設(shè)計的移位對階模塊既可以支持雙精度的161-bit的移位也可以同時支持兩個單精度的74-bit的移位，尾數(shù)乘法模塊也通過分割共享部分積矩陣的方式實現(xiàn)一個53×53或兩個24×24的定點(diǎn)無符號數(shù)乘法運(yùn)算。這種在原有雙精度模塊基礎(chǔ)上通過控制信號置零多余數(shù)據(jù)的方式雖然可能會稍微增大運(yùn)算的延遲，但是卻能大大降低模塊的的面積要求，獲得了硬

4、件資源的共享。
　　二、在時延上，部分積壓縮階段使用了4-2壓縮器。相比傳統(tǒng)的CSA壓縮電路延遲更小壓縮效率更高。前導(dǎo)零計算模塊使用了并行探查糾錯的技術(shù)，可以在尾數(shù)加法得到結(jié)果之前計算出需要移位的數(shù)量，從了避免了增加關(guān)鍵路徑的時延。采用了兩級的規(guī)格化移位方法，第一級根據(jù)控制實現(xiàn)固定的移位，第二級根據(jù)前導(dǎo)零計算結(jié)果實現(xiàn)變量移位。這樣的設(shè)計縮短了操作數(shù)的字長，也減少了前導(dǎo)零模塊和規(guī)格化移位的時間延遲。
　　設(shè)計采用三級流水的方式