GaN MOSFET表征方法及工藝依賴性研究.pdf

1、GaN作為第三代半導體，和傳統(tǒng)的Si相比具有更大的禁帶寬度，更高擊穿電場、更高的電子飽和速度等優(yōu)點，使得其在高溫，高頻，大功率等場合具有令人矚目的應用前景。研究人員已經(jīng)做出了性能優(yōu)良的AlGaN/GaN異質(zhì)結(jié)場效應晶體管(HFETs)，但它的常開特性使得其功耗較大。在這種情況下，可以做成常關(guān)型器件的GaN MOSFET成為了近年來的研究熱點。然而實際制作的GaN MOSFET的溝道遷移率仍然較低，遷移率評價方法存在高估或者低估的問題。因

2、此對GaN MOSFET制作工藝的優(yōu)化并對其性能進行合理表征是十分重要的。
　　本文研究主要分為兩個部分，分別為測試表征方法的研究和工藝依賴性的研究。在測試表征部分，實驗中在條形GaN MOSFET中發(fā)現(xiàn)了由不良隔離工藝所導致的平行溝道現(xiàn)象。在運用傳統(tǒng)C-Gm方法時，這種平行溝道現(xiàn)象將導致兩段遷移率現(xiàn)象并最終導致遷移率被高估。另一方面，經(jīng)過ICP干法刻蝕，溝道的長度會出現(xiàn)展寬。這將導致遷移率被低估，特別對溝道比較短的MOSFET尤

3、為明顯。在本文中，實驗證實且分析了以上這些現(xiàn)象，并提出了一種改進的方法來評價溝道遷移率和溝道長度變化量。通過改進方法所提取出的遷移率為152.3 cm2V-1s-1，這個結(jié)果能很好地吻合從長溝道環(huán)形器件提取到的被認為比較合理的遷移率結(jié)果。在器件工藝依賴性的研究中，采用了多種不同器件結(jié)構(gòu)及制作工藝條件。首先，實驗中采用了三種不同結(jié)構(gòu)的GaN MOSFET，結(jié)果顯示，采用n摻雜并帶有GaN帽層的異質(zhì)結(jié)結(jié)構(gòu)的MOSFET，具有最大的溝道電子遷

4、移率和最低的界面態(tài)密度，是比較理想的GaN MOSFET的結(jié)構(gòu)。同時實驗中進行了不同ICP條件下的溝槽干法刻蝕實驗，發(fā)現(xiàn)并分析了溝槽刻蝕過程中產(chǎn)生的側(cè)墻附近過度刻蝕（溝槽）效應。找到了相對優(yōu)化的ICP溝槽刻蝕條件。采用優(yōu)化的工藝條件制作的GaN MOSFET的最大溝道遷移率達到151 cm2V-1s-1，界面態(tài)密度為1.31×1011 cm-2eV-1，取得了較為理想的成果。
　　基于上述系列實驗，本文提出了一套具有一定普適化的遷