VLSI測試壓縮技術下的FPGA仿真研究.pdf

1、隨著集成電路復雜度的不斷提升、半導體工藝技術的不斷進步,測試難度的相應增加,測試數(shù)據(jù)量也日益龐大,這已經(jīng)成為影響集成電路測試發(fā)展的阻礙。為解決該問題,學者們提出了許多很好的可測試性設計( DFT, Design For Testability)方案。其中內(nèi)建自測試(BIST,Built In Self-Test)就是這樣一種有效、高速、可靠的測試方案。在BIST中,測試向量的生成是由線性反饋移位寄存器(LFSR,Linear feedb

2、ack shift register)結(jié)構(gòu)來完成。但是由于LFSR產(chǎn)生的向量是偽隨機的,在測試的過程中,這部分向量通常達不到測試要求的故障覆蓋率。因此,針對LFSR產(chǎn)生的偽隨機測試向量所不能測到的難測故障,一般使用自動測試向量生成(ATPG,Automatic Test Pattern Generation)的方法生成確定性故障,作為對進一步提高故障覆蓋率的一種有效手段。然而,針對超大規(guī)模集成電路,確定性測試向量的數(shù)據(jù)量非常巨大,因此,

3、為了降低測試芯片內(nèi)ROM大小,必須對海量測試數(shù)據(jù)進行壓縮。
　　針對測試數(shù)據(jù)量過大和海量測試數(shù)據(jù)引起產(chǎn)生的高功耗問題,本文提出了一種重播種測試壓縮方案。該方案首先基于低功耗的模式生成,對測試向量進行分塊編碼,然后再把分塊編碼后的測試向量進行串接編碼為種子向量。實驗結(jié)果證明,該壓縮方案可以降低重播種的次數(shù),大大減少了種子的存儲空間,同時有效降低了測試功耗,提高了電路的可靠性,更好的貼合了BIST的設計理念。
　　由于現(xiàn)場可編程

4、門陣列(FPGA,Field Programmable Gate Array)是一種靈活、高效、可靠性高、應用面廣的可編程芯片,我們使用FPGA對實施電路進行了仿真設計。本文基于DFT設計理念,結(jié)合FPGA的硬件設計平臺,分別對實施電路各個模塊包括ROM、ROM控制器、LFSR、計數(shù)器、掃描鏈和測試向量生成控制核等進行設計和仿真,然后把各個模塊整合成一個完整的實施電路,再經(jīng)過綜合仿真后,加載到Spartan-3E系列的FPGA開發(fā)板中進