集成電路測(cè)試系統(tǒng)后邏輯支持電路改進(jìn)與模擬延遲線性能分析.pdf_第1頁
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文檔簡介

1、　　本文對(duì)集成電路測(cè)試系統(tǒng)的一些關(guān)鍵問題進(jìn)行了探討。在分析集成電路基本結(jié)構(gòu)的基礎(chǔ)上，對(duì)后邏輯支持電路進(jìn)行分析，采用延遲線分段補(bǔ)償時(shí)差，提出一種提高后邏輯支持電路工作速度的方案并加以實(shí)驗(yàn)驗(yàn)證；對(duì)集成電路測(cè)試系統(tǒng)定時(shí)電路關(guān)鍵部件模擬延遲線的性能進(jìn)行了理論分析和實(shí)驗(yàn)，包括模擬延遲線定時(shí)分辨率的分析，電壓干擾、溫度、非線性等因素對(duì)定時(shí)精度影響的分析；使用CAD工具PSpice對(duì)模擬延遲線性能進(jìn)行了仿真實(shí)驗(yàn)并對(duì)內(nèi)部比較器結(jié)構(gòu)進(jìn)行了改進(jìn)?！　》抡?/p>

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