點(diǎn)數(shù)可配置的FFT處理芯片設(shè)計(jì)研究.pdf

1、快速傅立葉變換（FFT）是數(shù)字信號(hào)處理領(lǐng)域的核心算法之一，在現(xiàn)代數(shù)字信號(hào)處理的各個(gè)領(lǐng)域有著極為廣泛的應(yīng)用。隨著寬帶OFDM系統(tǒng)，ADSL系統(tǒng)，數(shù)字電視系統(tǒng)，雷達(dá)及聲納信號(hào)處理系統(tǒng)的快速發(fā)展，作為這些數(shù)字信號(hào)處理系統(tǒng)的關(guān)鍵模塊之一的FFT處理器，愈發(fā)顯得重要起來(lái)。目前，實(shí)現(xiàn)FFT運(yùn)算的硬件載體，主要有三種：數(shù)字信號(hào)處理器（DSP），現(xiàn)場(chǎng)可編程門陣列（FPGA）以及專用集成電路（ASIC）。由于很多領(lǐng)域都對(duì)FFT運(yùn)算提出了諸如高精度、高速度

2、、高實(shí)時(shí)性及低功耗的要求，而在這三種硬件實(shí)現(xiàn)中只有ASIC能夠滿足這些要求，因此研制高點(diǎn)數(shù)、高速度、高精度的FFT專用處理芯片具十分重要的意義。 可配置高性能FFT處理芯片可以實(shí)現(xiàn)4，16，64，256，1024點(diǎn)數(shù)據(jù)的快速傅立葉變化。本文研究的可配置高性能FFT處理芯片是基于TSMC0．18μm CMOS標(biāo)準(zhǔn)單元庫(kù)的半定制ASIC設(shè)計(jì)，采用自頂向下，以關(guān)鍵模塊為設(shè)計(jì)對(duì)象的設(shè)計(jì)方法，使用Verilog HDL，描述系統(tǒng)，在Mod

3、elsim、Design Compiler、PrimeTime和Astro等電子設(shè)計(jì)自動(dòng)化（EDA）工具中完成。 在可配置高性能的設(shè)計(jì)要求下，本文在分析各種算法特點(diǎn)后，選取IEEE754單精度浮點(diǎn)數(shù)作為運(yùn)算數(shù)據(jù)格式，采用時(shí)間抽?。―IT）基-4算法作為芯片的實(shí)現(xiàn)算法，按照運(yùn)算流圖劃分系統(tǒng)的模塊，并對(duì)每個(gè)模塊進(jìn)行功能定義。整個(gè)系統(tǒng)被劃分為：蝶形運(yùn)算單元、系統(tǒng)控制單元、運(yùn)算數(shù)據(jù)存儲(chǔ)（RAM）與尋址單元、旋轉(zhuǎn)因子存儲(chǔ)（ROM）與尋址單

4、元以及總線交換單元。其中，蝶形運(yùn)算單元是系統(tǒng)的核心單元，采用了時(shí)序控制和流水線并行處理相結(jié)合的結(jié)構(gòu)。由于所采用的固定結(jié)構(gòu)FFT算法流圖，每級(jí)蝶形運(yùn)算數(shù)據(jù)輸入輸出的位置不同，因此系統(tǒng)選用乒乓結(jié)構(gòu)存儲(chǔ)器組分別用于每級(jí)蝶形運(yùn)算單元輸入輸出數(shù)據(jù)的讀和寫，并通過(guò)尋址單元生成數(shù)據(jù)的存取地址。 在系統(tǒng)寄存器傳輸級(jí)（RTL）設(shè)計(jì)完成后，本文，首先，選用Aletra的DE2開(kāi)發(fā)板作為FPGA驗(yàn)證平臺(tái)對(duì)FFT處理芯片進(jìn)行驗(yàn)證；接著，基于TSMC0．