10 bit 2Msamples-s Pipeline A-D的研制.pdf

1、該項目的目標是設計一個10bit 2Msamples/s采樣速率的模數(shù)轉換器(analog-to-digital converter,簡稱A/D)IC芯片.隨著計算機技術、信號處理技術、微電子技術的快速發(fā)展,不斷涌現(xiàn)出新的先進的電子系統(tǒng).在過去二十年里,數(shù)字集成電路技術的迅猛發(fā)展帶來了前所未有的高復雜信號的處理能力.這些系統(tǒng)可廣泛地應用于處理連續(xù)時間信號,包括語音、醫(yī)學成像、聲、雷達、電子對戰(zhàn)、儀器、消費電器、遠程通訊(地面和衛(wèi)星)等,

2、而這些系統(tǒng)成功的關鍵因素之一就是電子系統(tǒng)的前端部件——A/D取得了長足的進步(A/D把連續(xù)時間信號轉換成離散時間、二進制編碼的數(shù)字信號,便于后級精確的數(shù)字信號處理).一般而言,大量需要數(shù)字化的信號要求有各種不同結構、不同分辨率、不同采樣率的A/D數(shù)據(jù)轉換器來實現(xiàn).在比較了各種模數(shù)轉換器的結構和優(yōu)缺點之后,該項目決定采用流水線式(pipelined)的電壓型結構.它采取10個相同的處理單元級連,每個處理單元對所輸入的模擬信號進行量化,輸出

3、一位數(shù)字信號,并把經該級處理后剩下的量化噪聲信號傳入下一處理單元,如此下去,直至最后一個處理單元.在該結構的A/D中,雖然每個模擬信號需經過10個時鐘周期才轉換成完整的數(shù)字信號,但A/D的吞吐率(throughoutput)卻很高,幾乎與它的時鐘頻率相等,屬于高速A/D.模數(shù)轉換器的內部電路包括基準源、降壓模塊、抽樣/保持電路單元、高精度的l bit比較器、倍乘作差單元等模擬電路模塊,以及寄存器組、選擇器等數(shù)字電路模塊,屬于數(shù)?；旌想娐?/p>

4、.由于該設計對數(shù)字電路部分的性能要求較寬松,而且電路結構相對簡單,所以采用和模擬電路設計一致的設計方法,即:使用原理圖輸入設計,全定制編輯版圖,對版圖進行DRC,LVS以及后仿真驗證.使用的是Cadence中的一系列CAD工具.該設計是采用無錫華晶上華半導體有限公司的0.6μm雙阱(twin well)、雙多晶硅(double poly)、雙金屬(double metal)的5伏標準CMOS工藝實現(xiàn)的.芯片共28個管腳(PAD),包括P