基于PC+ASTRO的深亞微米布局布線流程研究.pdf

1、集成電路規(guī)模的不斷增大，集成工藝不斷進步，對集成電路的設計方法提出了更高要求。在深亞微米工藝下，由于互連延時在總延時中所占比重加大，連線間距及供電電壓的減小，使得時序、信號完整性問題成為影響集成電路后端設計的主要因素。如何預測并能夠真實反映這些深亞微米效應，需要一個簡單的、可重復的已定義好的后端設計流程。 集成電路后端設計的主要任務是布局布線，本文課題的研究方向是基于PC+Astro的深亞微米布局布線流程。PC即物理綜合(Phy

2、sicalCompiler)，它和Astro同是Synopsys公司的集成電路后端設計工具：前者側重于標準單元布局，后者優(yōu)側重于時鐘樹綜合和布線。本文利用其各自優(yōu)點，在布局規(guī)劃、布局、時鐘樹綜合及布線等后端設計階段分別使用。本文首先總結了后端設計中的主要延時模型、Astro寄生參數(shù)提取及時序優(yōu)化。然后針對工程中心研發(fā)的SoC芯片Garfield，提出了其在SMIC(中芯國際)0.18μm工藝下使用PhysicalCompiler和Ast

3、ro后端設計的流程。使用PC+Astro建立GarfieldSMIC后端設計的四個步驟是本文的重點：在Astro中布局規(guī)劃，進行手工擺放硬IP位置，模擬模塊和數(shù)字模塊分開及基于電壓降和電遷移的電源/地布線；在PC中布局，運用命令physopt進行時序和擁塞驅(qū)動的標準單元布局，同時考慮了芯片的性能和可布線性；在Astro中時鐘樹綜合及布線，考慮到門控單元的時鐘樹綜合方法使得時鐘樹綜合后芯片的最高運行頻率可達100MHZ，分布式的布線方式可