1異步fifo結(jié)構(gòu)及fpga設(shè)計

1、異步異步FIFO結(jié)構(gòu)及結(jié)構(gòu)及FPGA設(shè)計設(shè)計摘要摘要：首先介紹異步FIFO的概念、應(yīng)用及其結(jié)構(gòu)，然后分析實現(xiàn)異步FIFO的難點問題及其解決辦法；在傳統(tǒng)設(shè)計的基礎(chǔ)上提出一種新穎的電路結(jié)構(gòu)并對其進(jìn)行綜合仿真和FPGA實現(xiàn)。關(guān)鍵詞關(guān)鍵詞：異步電路FIFO亞穩(wěn)態(tài)格雷碼1異步異步FIFO介紹介紹在現(xiàn)代的集成電路芯片中，隨著設(shè)計規(guī)模的不斷擴(kuò)大，一個系統(tǒng)中往往含有數(shù)個時鐘。多時鐘域帶來的一個問題就是，如何設(shè)計異步時鐘之間的接口電路。異步FIFO（Fi

2、rstInFirstOut）是解決這個問題一種簡便、快捷的解決方案。使用異步FIFO可以在兩個不同時鐘系統(tǒng)之間快速而方便地傳輸實時數(shù)據(jù)。在網(wǎng)絡(luò)接口、圖像處理等方面，異步FIFO得到了廣泛的應(yīng)用。異步FIFO是一種先進(jìn)先出的電路，使用在需要產(chǎn)時數(shù)據(jù)接口的部分，用來存儲、緩沖在兩個異步時鐘之間的數(shù)據(jù)傳輸。在異步電路中，由于時鐘之間周期和相位完全獨立，因而數(shù)據(jù)的丟失概率不為零。如何設(shè)計一個高可靠性、高速的異步FIFO電路便成為一個難點。本文介

3、紹解決這一問題的一種方法。圖1是異步FIFO的結(jié)構(gòu)框圖。由圖1可以看出：整個系統(tǒng)分為兩個完全獨立的時鐘域——讀時鐘域和寫時間域；FIFO的存儲介質(zhì)為一塊雙端口RAM，可以同時進(jìn)行讀寫操作。在寫時鐘域部分，由寫地址產(chǎn)生邏輯產(chǎn)生寫控制信號和寫地址；②采用觸發(fā)器來同步異步輸入信號，如圖3中的兩極觸發(fā)器可以將出現(xiàn)亞穩(wěn)態(tài)的幾率降低到一個很小的程度。但是，正如圖3所示，這種方法同時帶來了對輸入信號的一級延時，需要在設(shè)計時鐘的時候加以注意。2.2空滿

4、標(biāo)志的產(chǎn)生滿標(biāo)志的產(chǎn)生空滿標(biāo)志的產(chǎn)生FIFO的核心部分。如何正確設(shè)計此部分的邏輯，直接影響到FIFO的性能?？諠M標(biāo)志產(chǎn)生的原則是：寫滿不溢出，讀空不多讀。即無論在什么進(jìn)修，都不應(yīng)出現(xiàn)讀寫地址同時對一個存儲器地址操作的情況。在讀寫地址相等或相差一個或多個地址的時候，滿標(biāo)志應(yīng)該有效，表示此時FIFO已滿，外部電路應(yīng)對FIFO發(fā)數(shù)據(jù)。在滿信號有效時寫數(shù)據(jù)，應(yīng)根據(jù)設(shè)計的要求，或保持、或拋棄重發(fā)。同理，空標(biāo)志的產(chǎn)生也是如此，即：空標(biāo)志=(|寫地址