4cmos邏輯和設計規(guī)則ppt

1、2004.9,VLSI,第四章 CMOS電路與邏輯設計,MOS晶體管MOS的物理結構CMOS版圖與設計規(guī)則基本CMOS邏輯門基本門版圖設計其他CMOS邏輯結構,2004.9,VLSI,4.1 MOS的物理結構,IC制造材料MOS的物理結構串聯(lián)nMOS管硅片圖形并聯(lián)MOS管圖形,2004.9,VLSI,1. IC制造材料,集成電路制造所應用到的材料分類,2004.9,VLSI,IC制造材料—硅,硅是集成電

2、路制造的基礎材料。硅集成電路是在稱為園片(wafer)的較大圓形硅薄片上制造的。Wafer的直徑一般100-300mm，厚約0.4-0.7mm。一個規(guī)模較大的硅集成電路每邊約10mm，所以一個wafer上可以制作許許多多個這樣的電路多目標芯片(MPW)集成電路制造過程中，wafer從拋光的裸表面開始需要幾千個步驟，這一系列步驟中最重要的幾個步驟是用來形成cmos結構所需要的材料層及其圖案。其余大多數(shù)步驟是清洗。aafer是分組進行加

3、工的，一批wafer經過整個工藝線需要幾周的時間。,2004.9,VLSI,IC制造材料,金屬材料：鋁，鉻，鈦，鉬，鉈，鎢等純金屬和合金薄層在VLSI制造中起著重要作用，純金屬薄層用于制作與工作區(qū)的連線，器件間互聯(lián)線，柵及電容、電感、傳輸線的電極等。,二氧化硅：用作mos管的柵氧層，是一種很好的電絕緣材料，能很好的附著在大多數(shù)材料上，可以生長或淀積在硅圓片上。,2004.9,VLSI,IC制造材料,多晶硅：如果在非晶體SiO2層上淀積硅

4、原子，那么硅就會結晶，但卻找不到與之對應的可以參照的典型晶體結構。他們形成小的晶體，即為硅晶體的小區(qū)域。這樣的材料稱為多晶硅。多晶硅與單晶硅都是硅原子的集合體且其特性都隨結晶度與雜質原子而改變。非摻雜的多晶硅薄層實質上是半絕緣的，電阻率為300 Ω·cm 。通過不同雜質的組合，多晶硅的電阻率可被控制在500—0.005 Ω·cm 多晶硅被廣泛用于電子工業(yè)。在MOS及雙極器件中，多晶硅用制作柵極、形成源極與漏極（雙極

5、器件的基區(qū)與發(fā)射區(qū)）的歐姆接觸、基本連線、薄PN結的擴散源、高值電阻等。,2004.9,VLSI,2. MOS的物理結構,2004.9,VLSI,金屬層,加上另一層絕緣層和第二層金屬層,側視圖顯示疊放順序 絕緣層將兩層金屬分隔開，所以他們在電器上不同 每層的圖形由頂視圖表示,2004.9,VLSI,nFET結構,2004.9,VLSI,pFET結構,n陷,,,2004.9,VLSI,選擇區(qū)與有源區(qū),有源區(qū)掩模與nSELECT掩模交

6、叉產生n+區(qū),2004.9,VLSI,金屬層與過孔,剖面圖,2004.9,VLSI,金屬層1與接觸區(qū),金屬層1氧化層1,可以使用多個接觸來降低接觸電阻,2004.9,VLSI,金屬層1與多晶接觸,頂視圖,2004.9,VLSI,3. CMOS中的閂鎖（Latch up）現(xiàn)象,Latch up是cmos存在的一種寄生電路效應，它會導致VDD與VSS短路，使芯片燒毀或至少因系統(tǒng)電源關閉而停止工作。產生的原因是VDD與VSS之間產生了pn

7、pn結構。圖(a)所示CMOS反相器，其寄生電路包含了一個NPN型、一個PNP型三極管和電阻Rw、Rs。Rw是p陷(p襯底)的電阻Rs是型襯底的電阻等效電路如圖(b)。,2004.9,VLSI,Latch up,T1由P+—N襯—P陷構成，是PNP型三極管；T2由N襯— P陷— P+構成，是NPP型三極管；如果有足夠大的電流流入N型襯底而從P陷流出（即流過Rs）， Rs兩端的電壓將可能足夠大使得T1、T2進入線性區(qū)而如同一個小

8、電阻，使VDD與VSS之間短路而導致電路故障。同樣的情況也可能發(fā)生在Rw上而造成電路故障。,2004.9,VLSI,Latch up,減少發(fā)生Latch up效應的一般規(guī)則：每個襯底要有適當?shù)囊r底節(jié)點（或陷節(jié)點）每個襯底節(jié)點應接到傳輸電源的金屬上襯底節(jié)點要盡量靠近所接的電源，以減小Rw和Rs的大小。N型器件要靠近VSS，p型器件要靠近VDD。一個N型器件連接到VSS時，其P襯底也要接VSS 。一個P型器件連接到VDD時，其N

9、襯底也要接VDD 。,最容易發(fā)生Latch up的地方是在輸入輸出焊接區(qū)（I/O Pad）結構中，因為那里會有大電流流過。統(tǒng)常I/O Pad由專門人員設計。,2004.9,VLSI,4. 串聯(lián)nMOS管硅片圖形,電路圖表面視圖側視圖,串聯(lián)nMOS管硅片圖形,2004.9,VLSI,5. 并聯(lián)MOS管圖形,電路圖 表面視圖,電路圖 表面視圖,并聯(lián)MOS管圖形

10、,多晶n+/p+金屬接觸,2004.9,VLSI,4.2 CMOS版圖與設計規(guī)則,版圖設計的作用是確定一組掩模來定義集成電路。版圖設計是運用CAD工具完成的，類似于用一組彩筆在一張格紙上話許多方框。 現(xiàn)代版圖設計中，一些電路單元的版圖已做好并存在庫中。具體設計電路時，可以改變單元的參數(shù)來適應需求尺寸，計算機自動生成每層的幾何圖形。電路有多個單元時，程序會自動排列或連接他們。設計者只需要對自動生成的版圖互動地進行

11、修改。 設計者必須直接把握重要單元的版圖設計，尤其是當版圖要小或電路運行速度要快的情況下。,2004.9,VLSI,版圖與設計規(guī)則,版圖(Layout)是集成電路設計者將設計并仿真優(yōu)化后的電路轉化成的一系列幾何圖形，它包含了集成電路尺寸大小、各層拓撲定義等有關器件的所有物理信息。集成電路制造廠家根據(jù)這些信息來制造掩膜。版圖的設計有特定的規(guī)則，這些規(guī)則是指導版圖掩模設計的對幾何尺寸的一組規(guī)定。是集成電路制造廠家根據(jù)自己的工

12、藝特點而制定的。因此不同的工藝，就有不同的設計規(guī)則。設計者只有得到了廠家提供的規(guī)則以后，才能開始設計。版圖在設計的過程中要進行定期的檢查，避免錯誤的積累而導致難以修改。很多集成電路的設計軟件都有設計版圖的功能，CadenceDesign System就是其中最突出的一種。Cadence提供稱之為Virtuoso的版圖設計軟件幫助設計者在圖形方式下繪制版圖。,2004.9,VLSI,版圖與設計規(guī)則,集成電路的制造必然受到工藝技術水平的限制

13、，受到器件物理參數(shù)的制約，為了保證器件正確工作和提高芯片的成品率，要求設計者在版圖設計時遵循一定的設計規(guī)則，這些設計規(guī)則直接由流片廠家提供。設計規(guī)則（design rule）是版圖設計和工藝之間的接口。 設計規(guī)則可劃分為4種主要類別：最小寬度最小間距最小交疊,2004.9,VLSI,λ設計規(guī)則,一組設計規(guī)則可能要100頁或更多的文件來說明，因此需要相當長的時間去了解。不同的工藝有不同的設計規(guī)則。一些工廠如TSMC（臺灣半導體制

14、造公司）為許多大的公司和資金充足的客戶提供服務以實現(xiàn)他們的設計。由于用戶面很廣，大多數(shù)工廠允客戶提交一組比較簡單的設計規(guī)則的設計，這些規(guī)則可以很容易地進行縮放，以適應不同的工藝。這樣的設計規(guī)則稱為λ設計規(guī)則。,λ設計規(guī)則依據(jù)一個參照量λ （單位:微米），所有的寬度、間距等都寫成如下形式： 值 = m λm是比例因子。,2004.9,VLSI,λ設計規(guī)則,λ設計規(guī)則隱含地假設了每個掩模最壞的絕對校準低于0

15、.75λ，這就保證了兩個研磨的相對未校準量低于0.15λ。如圖所示，λ設計規(guī)則規(guī)定：電路中任何兩個區(qū)域的最小間距為2λ，以防止由于重疊引發(fā)破壞性短路。多晶硅必須延伸到作用區(qū)外至少2λ。作用區(qū)包圍接觸區(qū)距離至少為1λ。,2004.9,VLSI,1. 最小寬度(minWidth),最小寬度指封閉幾何圖形的內邊之間的距離如圖所示。在利用DRC(設計規(guī)則檢查)對版圖進行幾何規(guī)則檢查時，對于寬度低于規(guī)則中指定的最小寬度的幾何圖形

16、，計算機將給出錯誤提示。,2004.9,VLSI,最小寬度,TSMC_0.35μm CMOS工藝中各版圖層的線條最小寬度,對于0.35μm工藝，λ=0.2μm,2004.9,VLSI,2. 最小間距(minSep),間距指各幾何圖形外邊界之間的距離，如圖所示：,2004.9,VLSI,最小間距,TSMC_0.35μm CMOS工藝版圖各層圖形之間的最小間隔,2004.9,VLSI,3. 最小交疊(minOverlap),交迭有兩種形式：

17、a)一幾何圖形內邊界到另一圖形的內邊界長度(overlap)，如圖(a)b)一幾何圖形外邊界到另一圖形的內邊界長度(extension)，如圖(b),2004.9,VLSI,最小交疊,TSMC_0.35μm CMOS工藝版圖各層圖形之間最小交疊,2004.9,VLSI,4.4 單位晶體管設計,單位晶體管：全定制版圖設計的起點。單位晶體管是一個具有規(guī)定寬長比（W/L）的晶體管，可以按要求在版圖上復制。 一種單位晶體管

18、是運用設計規(guī)則設計的最小尺寸MOS管，W=Wmin、L=Lmin。如圖。 用最小尺寸晶體管理論上可以得到最高的集成度，但不一定是每個電路的最好選擇。,2004.9,VLSI,最小尺寸晶體管,實際的晶體管有源區(qū)要與金屬層連接，需要增加有源接觸。 溝道長度不變，但由于接觸孔的存在，溝道的最小寬度為：,W=dc+2sa-ac dc：接觸的尺寸sa-ac：在有源區(qū)和有源區(qū)接觸之間的間距,2004.9,VL

19、SI,單位晶體管的串聯(lián),單位晶體管可以進行技術放大,2004.9,VLSI,單位晶體管的并聯(lián),溝道寬度為W異族管子并行連接，構成的管子溝道實際寬度為4W。,2004.9,VLSI,4.4 基本CMOS邏輯門,CMOS邏輯門結構：,pMOS,nMOS,2004.9,VLSI,1.CMOS反相器（Inverter）,2004.9,VLSI,CMOS與非門（NAND gate）,2004.9,VLSI,CMOS或非門（ NOR gate ）

20、,2004.9,VLSI,,,CMOS復合門（AOI/OAI gates）,AOI = and/or/invert; OAI = or/and/invert.Implement larger functions.Pullup and pulldown networks are compact: smaller area, higher speed than NAND/NOR network equivalents.AOI312:

21、and 3 inputs, and 1 input (dummy), and 2 inputs; or together these terms; then invert.,2004.9,VLSI,,,AOI example1,circuit,2004.9,VLSI,AOI example2,2004.9,VLSI,異或門和異或非門,異或門,異或非門,2004.9,VLSI,同步RS觸發(fā)器,2004.9,VLSI,,,Pullup/pu

22、lldown network design,Pullup and pulldown networks are duals.To design one gate, first design one network, then compute dual to get other network.Example: design network which pulls down when output should be 0, then f

23、ind dual to get pullup network.,2004.9,VLSI,,,Dual network construction,2004.9,VLSI,2. CMOS傳輸門(TG),nMOS增強型,pMOS增強型,nMOS的特點： 閾值電壓VTn大于0，典型值約0.5~0.7V。 VGSn>VTn：導通 VGSn<VTn：截至,柵源電壓VGSn是決定管子截至還是導通的重要參數(shù)。,pMOS

24、的特點： 閾值電壓VTp小于0，典型值約-0.5~-0.8V。 VGSp VTp：截至,2004.9,VLSI,nMOS增強型的閾值電壓,nMOS增強型的閾值電壓,2004.9,VLSI,pMOS增強型的閾值電壓,pMOS增強型的閾值電壓,2004.9,VLSI,CMOS傳輸門(TG),一個理想的開關允許通過任何輸入這個開關的電壓，傳送邏輯0和邏輯1的情況一樣好。 nMOS、pMOS管的導通能力有限，不能

25、使任意范圍的電壓通過源漏之間。,2004.9,VLSI,nMOS傳送一個強的“0”,傳送邏輯0,傳送邏輯1,VGSn>VTn：導通,VGSn<VTn：截至,nMOS傳送一個強的“0”、一個弱的“1”,2004.9,VLSI,pMOS傳送一個強的“1”,傳送邏輯1,傳送邏輯0,VGSn<VTn：導通,VGSn>VTn：截至,pMOS傳送一個強的“1”、一個弱的“0”,2004.9,VLSI,CMOS傳輸門(TG),

26、傳輸門,S=0：Mp、Mn均截至，x不能傳輸?shù)統(tǒng)S=1：Mp、Mn均導通，x=y,2004.9,VLSI,基于TG的MUX,2-1MUX,2004.9,VLSI,基于TG的異或門和異或非門,異或門,異或非門,2004.9,VLSI,基于TG的或門,或門,同時采用TG和FET的異或非門,2004.9,VLSI,用傳輸門實現(xiàn)數(shù)據(jù)同步,2004.9,VLSI,4.5 基本門版圖設計,反相器電路與硅片實現(xiàn)緩沖器版圖帶驅動的傳輸門版圖

27、NAND2版圖NOR2版圖復合門版圖棍棒圖實際版圖歐拉（Euler）圖,2004.9,VLSI,反相器電路與硅片實現(xiàn),多晶n+/p+金屬接觸n陷邊界,2004.9,VLSI,反相器的另一種版圖,2004.9,VLSI,共享電源和地的反相器版圖,2004.9,VLSI,緩沖器版圖,2004.9,VLSI,帶驅動的傳輸門版圖,2004.9,VLSI,NAND2版圖,2004.9,VLSI,NOR2版圖,2004.9,VL

28、SI,NAND2與NOR2版圖比較,2004.9,VLSI,三輸入門版圖,或非門,與非門,2004.9,VLSI,復合門版圖,2004.9,VLSI,棍棒圖,棍棒圖：用不同的顏色表示不同的工藝層，布線為由顏色的 線并且服從構成芯片的規(guī)則。棍棒圖幫用于快速完 成版圖或用于研究較大的復雜布線問題。多晶硅（柵）：紅色n+/p+（有源區(qū)）：綠色n陷：黃色或其他顏色金屬1：藍

29、色金屬2：灰色或其他顏色觸點：黑色的叉號,2004.9,VLSI,棍棒圖規(guī)則,紅線與綠線交叉產生一個晶體管n陷內紅色在綠色之上為pFET，不在n陷內的為nFET紅色可以越過藍色或灰色藍色可以越過紅色、綠色或灰色灰色可以越過紅色、綠色或藍色從藍色到綠色必須放置晶體管的接觸孔藍色連接綠色必須通過通孔藍色連接紅色必須使用多晶接觸孔,2004.9,VLSI,棍棒圖 實例,Stick diagram,2004.9,VLSI,實際

30、版圖,2004.9,VLSI,歐拉（Euler）圖,頂點表示晶體管的漏、源邊表示晶體管本身。任何一個CMOS電路都可轉化為一個由邊和頂點（節(jié)點）組成的等效圖,2004.9,VLSI,歐拉（Euler）圖,Euler圖在晶體管公用漏/源區(qū)時有助于電路的布置和布線。為建立Euler圖，先從CMOS電路圖開始選擇一個起始頂點,可能的話，從該點開始走過整個圖形，使每邊只能通過一次，若能這樣，圖中的nFET/pFET就可共用n+/p+區(qū)。

31、這樣完成的圖可以直接用來建立版圖策略。,2004.9,VLSI,歐拉（Euler）圖,2004.9,VLSI,歐拉（Euler）圖→版圖,2004.9,VLSI,4.5 其他CMOS邏輯結構,偽nMOS邏輯三態(tài)電路動態(tài)CMOS邏輯鐘控CMOS邏輯（C2MOS）多米諾邏輯,2004.9,VLSI,標準CMOS邏輯結構,以反相器為基礎而構成的邏輯電路稱靜態(tài)恢復邏輯電路。所謂靜態(tài)是指不存在預充電—放電機制。所謂恢復邏輯電路是指電路

32、存在著一個邏輯電平噪聲容限，當輸入信號電平受到的噪聲干擾小于規(guī)定的容限時，輸出能恢復到確定的邏輯電平。,標準CMOS結構特點： P管陣列的邏輯結構正好是N管陣列的對偶：串聯(lián).并聯(lián) NMOS陣列是原量控制， PMOS陣列是非量控制， 因而，N型陣列和P型陣列可以接同一個輸入信號。 電路中PMOS管的數(shù)目與NMOS管的數(shù)目相同。果輸入變量共有k個，則總共需要2k個晶體管。 形成一種全互補電路。若一陣列是串聯(lián)，則另一陣列必定是并聯(lián)

33、。 管子數(shù)量多，功能、集成度較低。 由于管子多，版圖可能比較復雜。只有設計得當，版圖才會有規(guī)則。,2004.9,VLSI,標準CMOS 6輸入與非門,6輸入與非門:有規(guī)則的管子版圖排列,2004.9,VLSI,標準CMOS 6輸入與非門版圖,6輸入與非門: 版圖,2004.9,VLSI,4.5.1 偽nMOS一般結構,全互補CMOS電路的缺點是管子數(shù)太多。這么多的P管僅僅為了傳輸卡諾圖中的互補項，能否省掉？ 能否象NMOS電路那樣，

34、用一個負載管替代？ 為此，美國AT&T公司Bell Labs研制了一種新的電路， 稱之為偽NMOS邏輯。,偽NMOS是屬于CMOS工藝，但性能上與NMOS極相似，區(qū)別僅在于結構上有區(qū)別,2004.9,VLSI,偽nMOS一般結構,上拉負載pFET,下拉電路,nFET邏輯陣列,VSGP,偽nMOS一般結構 偽nMOS反相器,2004.9,VLSI,偽NMOS邏輯,它的物理概念

35、是這樣的，在CMOS電路中，0.5Vdd是C區(qū)的中心，是理論上的邏輯門限。作為一種CMOS反相器，如果輸入超過0.5Vdd，則輸出應低于0.5Vdd。若輸入低于0.5Vdd，則輸出應高于0.5Vdd。為此，上述計算都以0.5Vdd為準。然而，對于偽NMOS電路而言，P陣列與N陣列是不對稱的。當N陣列獲得的有效柵壓為（0.5Vdd . VTn）時，P陣列的有效柵壓為（Vdd .|Vtp|），因而P管有較大的驅動力，P管的內阻減小

36、，輸出電平Vo升高。為了能使反相器的輸出低于0.5Vdd，那么βn應比βp大6倍。因μn = 2.5μp，補償?shù)粢徊糠郑蔔型陣列的寬長比應比P型的大2.4倍以上。,2004.9,VLSI,偽NMOS邏輯的優(yōu)點,偽NMOS電路的最大優(yōu)點是： 管子數(shù)少。若組合邏輯共有k個輸入變量，則偽NMOS邏輯只需要k+1個管子，同NMOS電路一樣，比標準的CMOS要少得多。 輸入電容也同NMOS一樣，是CMOS電路的一半。 靜態(tài)功耗也同NMOS

37、一樣，因為P管總是導通的，很象耗盡管負載，有直通電流。而CMOS則是沒有的。,2004.9,VLSI,偽NMOS反相器特征,1) P管作負載。2) 柵極接地。3）有效柵極電壓：4）P管做在N型襯底上或N阱中，襯底 加最高電壓Vdd。5）極性有差別，P管的源極接最高電位。6）P管無體效應。7）最佳尺寸比為2.4 : 1，N管比P管大。,2004.9,VLSI,NMOS反相器特征,耗盡型N管作負載 負載N管柵源短

38、路。 Vgs=│VTdep│≈0.8Vdd 耗盡管是N型的，做在P型襯底上。 襯底加最低電位—地。耗盡管的漏極接最高電位。 耗盡管有體效應。最佳尺寸比為4 : 1， 增強管比耗盡管大。,2004.9,VLSI,偽NMOS與NMOS的差別,1）結構上的區(qū)別2）工藝上的差別。偽NMOS用CMOS工藝制造。NMOS用NMOS工藝制造。 既然偽NMOS電路同NMOS電路很相似，為何不直接采用NMOS電路，還要轉彎抹角

39、地用CMOS工藝來做呢？這是因為CMOS工藝同NMOS工藝完全不同：CMOS工藝中不存在耗盡型NMOS。當人們在CMOS電路中想做一些模仿NMOS電路以節(jié)省一些管子時，只有用偽NMOS電路實現(xiàn)它。附帶的優(yōu)點是負載管沒有體效應。,2004.9,VLSI,偽nMOS或非門、與非門,偽nMOS或非門 偽nMOS與非門,2004.9,VLSI,偽nMOS邏輯的AOI門電路,2004.9,VLS

40、I,4.5.2 三態(tài)電路,2004.9,VLSI,4.5.4 級聯(lián)電壓開關邏輯,（CVSL:Cascade Voltage Switch Logic） 這是一類新的CMOS電路，是IBM公司在八十年代開發(fā)的。由于引出了一些新的概念，從而派生出一系列類似的電路。,電路中含有一個NMOS的組合網(wǎng)絡，其中含有兩個互補的NMOS開關結構，并交叉地連接到一對P管的柵極，構成一個有正反饋的網(wǎng)絡。,當輸入信號符合某個邏輯關系時，互補的NMOS開

41、關就動作，Q和Q就會拉高或拉低。由于Q和Q端交叉耦合，正反饋加到兩個P管，進行上拉，使得Q或Q迅速拉到Vdd。,2004.9,VLSI,CVSL電路基本原理,2004.9,VLSI,CVSL電路基本原理,可見，輸出電壓的擺幅很大，從0到Vdd和Vdd到0，與通常標準的CMOS電路一樣。然而該電路的基本特點是，布爾表達式中的組合邏輯全部由NMOS電路完成的。通過反饋，利用P管把它拉到Vdd。而P陣列沒有邏輯。這在制造工藝上將帶來很大的

42、好處。如，采用N阱工藝將少數(shù)P管做在阱內，大量的N管都可以做在阱外。此外，它同時輸出原量Q和非量Q 。,2004.9,VLSI,CVSL反相器,為了進一步研究CVSL電路的特性，我們研究最簡單的情況，假定組合網(wǎng)絡中只含有兩個NMOS開關，如圖所示。,2004.9,VLSI,CVSL反相器原理,2004.9,VLSI,CVSL反相器原理,2004.9,VLSI,CVSL反相器: A=X1X2,令A=X1X2，則 ,代

43、入，得:,2004.9,VLSI,CVSL反相器: A=X1+X2,取A = X1 + X2則必有 。代入得,2004.9,VLSI,CVSL反相器: A = X1X2 + X3X4,取A = X1X2 + X3X4，則,如圖所示。注意，為簡明標識邏輯起見，圖中的管子符號被簡化成了交叉線顯然，這個電路是由一支串并聯(lián)，另一支并串聯(lián)組成?？梢垣@得與或非、與或兩種功能。,2004.9,VLSI,CVSL反相器:

44、 A = X1X2+X3(X4+X5),2004.9,VLSI,,上面所有的例子都默認了兩個限制： NMOS組合網(wǎng)絡是由兩支獨立的樹枝組成，其中一支代表著N陣列邏輯功能；另一支代表P陣列邏輯功能，彼此沒有任何交叉鏈，因而所需晶體管的總數(shù)為2k+2。 這兩支傳輸門樹枝都端接到地，即都傳輸0信號。,2004.9,VLSI,4.5.4 動態(tài)CMOS電路,CMOS電路有許多優(yōu)點。但一般認為，與NMOS相比有兩大缺點： CMOS電路的速度

45、比NMOS低。理由是根本性的。因為任何一級倒相器至少有兩只管子，一只P管和一只N管，它們的柵極是連接在一起的，輸入電容加倍，前級的充放電就慢多了。 CMOS電路所需的器件數(shù)多。一個倒相器要2只管子。一個邏輯電路需要設計兩套邏輯函數(shù)，分別傳送原函數(shù)和其補函數(shù)。因而，CMOS電路的邏輯冗余度較高。這不僅浪費了硅片面積，而且增加了不少互聯(lián)任務，使性能降低。,2004.9,VLSI,,為了克服這兩個缺點，人們作了很多研究。 偽NMOS電路就

46、是在這個指導思想下產生的。它只采用一個P管作為上拉負載，以代替全互補標準CMOS電路中的P陣列邏輯。但它帶來一些類似NMOS倒相器所具有的那些缺點。增加了靜態(tài)功耗，提高了輸出低電平，降低了噪聲容限。 CVSL為CMOS電路的實現(xiàn)，提出了一些新的概念，P管可用N管來等效，利用反饋來轉化。從而帶來一些新的優(yōu)點。如，整個邏輯樹都是N陣列，可以發(fā)揮N—Well工藝的優(yōu)勢。利用差分邏輯可以簡化電路?？梢酝瑫r提供原量和非量兩種輸出。但也帶來一些新

47、的缺點，如，增加了功耗，降低了速度。,2004.9,VLSI,,必須指出，上述分析與比較都是以靜態(tài)CMOS電路為準的。從七十年代后期起，一批動態(tài)CMOS電路崛起，無論是面積、速度，還是功耗，都遠比靜態(tài)電路優(yōu)越，因而獲得廣泛的應用。,2004.9,VLSI,動態(tài)CMOS電路例子,,,2004.9,VLSI,動態(tài)CMOS電荷分享電路,2004.9,VLSI,時鐘控制CMOS(C2MOS),2004.9,VLSI,C2MOS例子,2004.9