M-DSP中定點乘加部件的設計驗證與優(yōu)化.pdf

1、數(shù)字信號處理器（DSP）廣泛應用于航空航天、通信基站等領域。由于這些領域中數(shù)據(jù)處理量的加大以及實時性的要求提升，使得高性能、低功耗DSP成為國內(nèi)外的研究熱點。
　　M-DSP是一款自主研發(fā)的32位高性能多核DSP，在40nm工藝下，主頻可達1GHz。本文依托 M-DSP的研制與開發(fā)，完成了內(nèi)核運算單元中的定點乘加部件的設計、驗證、優(yōu)化、綜合，主要的研究內(nèi)容與具體工作如下：
　　1、設計實現(xiàn)了32位高性能定點乘加部件（MAC,

2、 Multiply Accumulate）的指令集和結(jié)構。首先，本文設計了定點MAC相關的指令集和指令編碼；然后，用4級流水結(jié)構實現(xiàn)定點加/減法、乘法、乘加/減、復數(shù)乘法、點積、數(shù)據(jù)搬移、地址加/減法和標向量廣播指令。為了提高計算性能，對加/減法與乘法運算提供16位SIMD功能支持。
　　2、設計實現(xiàn)了適合定點乘法與浮點乘法共用的54×32位乘法器。該乘法器由4個27×16位乘法器組成，可以實現(xiàn)一個有/無符號32位乘法和兩個有/無

3、符號16位SIMD乘法。為了降低面積，本文采用定點MAC與浮點MAC共享該乘法器和流水復用策略，單周期實現(xiàn)兩個單精度浮點尾數(shù)24位乘法和兩個周期實現(xiàn)一個雙精度浮點尾數(shù)53位乘法。在滿足設計性能要求的基礎上大大減小了面積開銷。
　　3、對所設計的定點乘加部件進行了充分驗證。制訂了逐層深入的驗證方案，建立了黃金模型作為標準對比結(jié)果。進行了模塊級與系統(tǒng)級驗證、基于覆蓋率的驗證、隨機數(shù)驗證，建立了自動驗證對比的回歸驗證環(huán)境；采用靜態(tài)的驗證