基于雙閾值電壓分配算法的芯片功耗優(yōu)化設(shè)計及研究.pdf

1、近年來，隨著集成電路發(fā)展到納米階段，芯片的速度和集成度不斷上升，由此引發(fā)的功耗問題日益顯著，它對芯片的溫度、散熱和封裝等帶來了巨大的影響和挑戰(zhàn)，尤其是對于一些需要蓄電池支撐來維持長待機(jī)時間的便攜式電子設(shè)備如:PAD、移動電話等，因此低功耗技術(shù)已經(jīng)成為IC設(shè)計者重點關(guān)注的熱點問題。
　　本文從CMOS集成電路中功耗的組成出發(fā)，探討了影響電路動態(tài)功耗與靜態(tài)功耗的因素及它們之間的矛盾，并深入研究了幾種常用的降低芯片動態(tài)功耗和靜態(tài)功耗的方

2、法，其中降低電路中的動態(tài)功耗可采用門級功耗優(yōu)化技術(shù)、門控時鐘、多電源多電壓法、動態(tài)電壓與頻率調(diào)節(jié)法等;降低電路中的靜態(tài)功耗可采用多閾值電壓技術(shù)和電源關(guān)斷技術(shù)，其中門控時鐘法和多閾值電壓法對電路設(shè)計各個階段的影響較小，比較容易實現(xiàn)。同時本文基于多閾值電壓技術(shù)的基本思想提出了一種新穎的雙閾值電壓分配算法，在靜態(tài)時序分析階段可有效、快速的區(qū)分電路中的關(guān)鍵路徑和非關(guān)鍵路徑，電路遍歷之后通過初步優(yōu)化和精細(xì)優(yōu)化兩個步驟來替換和分配每個節(jié)點的閾值電壓

3、，可在保證芯片時序性能的基礎(chǔ)上，最大化的降低芯片的靜態(tài)功耗。
　　本研究基于TSMC45nm工藝，以CK-CORE系列嵌入式CPUCK610為設(shè)計實例，完成和實現(xiàn)了該芯片從RTL代碼到GDSII版圖的所有物理設(shè)計與驗證工作，同時深入探討了納米工藝下物理設(shè)計各階段遇到的困難與挑戰(zhàn)，如:功耗、IR-drop和串?dāng)_等，并且提出了應(yīng)對這些挑戰(zhàn)的解決方案。同時對該芯片進(jìn)行了功耗優(yōu)化設(shè)計，除了應(yīng)用門控時鐘技術(shù)外，最主要的是在芯片靜態(tài)時序分析階