基于FPGA的QC-LDPC編譯碼器研究.pdf

1、近年來(lái)，隨著通信技術(shù)的不斷發(fā)展，低密度奇偶校驗(yàn)碼(LDPC碼)得到越來(lái)越多的應(yīng)用。低密度奇偶校驗(yàn)碼具有與香農(nóng)極限差距極小、編譯碼執(zhí)行能力極為高效等特點(diǎn)。與非結(jié)構(gòu)化的隨機(jī) LDPC碼相比，準(zhǔn)循環(huán) QC-LDPC碼構(gòu)造更加靈活，硬件實(shí)現(xiàn)方面更為突出。它可以根據(jù)結(jié)構(gòu)特點(diǎn)采用并行方式運(yùn)行，因此逐漸成為研究領(lǐng)域熱點(diǎn)。
　　隨著信道的變化，僅支持單一參數(shù)LDPC碼的編譯碼器已經(jīng)不能滿足現(xiàn)代通信應(yīng)用的發(fā)展，實(shí)際中的通信系統(tǒng)逐漸采用多參數(shù) QC-

2、LDPC碼作為信道編譯碼方案。本文針對(duì)目前 QC-LDPC碼編譯碼器結(jié)構(gòu)不夠靈活、編譯碼延時(shí)較大的問(wèn)題，研究了一種能夠支持多參數(shù)的編譯碼器，該編譯碼器具有較低的復(fù)雜度。
　　本論文給出了便于FPGA實(shí)現(xiàn)的QC-LDPC編譯碼算法。編碼算法方面，對(duì)復(fù)雜度和編碼吞吐率等方面綜合考慮，給出了基于移位寄存器方式的編碼算法。譯碼算法方面，在基于最小和算法基礎(chǔ)上，研究出了一種改進(jìn)的算法，通過(guò)仿真得出該算法性能優(yōu)異且復(fù)雜度較低。
　　根據(jù)

3、給出的編譯碼算法，完成了基于FPGA實(shí)現(xiàn)的編譯碼器方案。對(duì)校驗(yàn)碼元和信息存儲(chǔ)模塊進(jìn)行優(yōu)化，利用簡(jiǎn)單的移位寄存器實(shí)現(xiàn)了多參數(shù)的QC-LDPC編碼器。通過(guò)采用部分并行結(jié)構(gòu)的設(shè)計(jì)，在外信息存儲(chǔ)方案上進(jìn)行合理規(guī)劃，在模塊中采用了乒乓操作、流水線工作方式，提高了譯碼器的吞吐率，且消耗的硬件資源與單參數(shù)的相當(dāng)。完成了各個(gè)模塊的功能及設(shè)計(jì)，繪制出了模塊的狀態(tài)轉(zhuǎn)換圖、RTL視圖。利用 Verilog語(yǔ)言對(duì)功能模塊的硬件結(jié)構(gòu)進(jìn)行描述，給出了ModelSi