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文檔簡介
1、LDPC碼是一種逼近Shannon容量限的好碼,具有很大的應(yīng)用前景。準(zhǔn)循環(huán)LDPC(QC-LDPC)碼在編、譯碼上的實現(xiàn)難度比其它類型的LDPC碼更簡單,糾錯性能也比較優(yōu)異,所以多用于硬件實現(xiàn)。
本文主要工作是基于FPGA設(shè)計并實現(xiàn)一種高速的QC—LDPC譯碼器。傳統(tǒng)的半并行譯碼方案是為校驗矩陣中的每個循環(huán)矩陣分配獨立的運算單元,本文設(shè)計的結(jié)構(gòu)是將循環(huán)矩陣劃分成更小的矩陣,然后為每個更小的矩陣分配獨立的運算單元,以此獲得更
2、高的吞吐量。
本文使用CCSDS標(biāo)準(zhǔn)中推薦的(8176,7154)QC-LDPC碼型驗證我們的設(shè)計方案,驗證方案中的譯碼算法使用修正最小和算法(ModifiedMin-sum Algorithm,MMSA)。本文詳細(xì)描述了該驗證方案的系統(tǒng)設(shè)計結(jié)構(gòu),然后詳細(xì)描述了各個功能模塊的設(shè)計方案,最后該驗證方案在Xilinx公司的ISE平臺上結(jié)合Synopsys公司的Synplify綜合工具和Mentor Graphics的Model
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