QC-LDPC譯碼器的FPGA實現(xiàn)及其在網(wǎng)絡(luò)編碼系統(tǒng)中的應(yīng)用.pdf

1、自從上個世紀(jì)90年代起,LDPC碼因為它具備逼近香農(nóng)極限的糾錯能力而重新進(jìn)入人們的視野,它適合用于快速譯碼,它的校驗矩陣具有稀疏特性,已經(jīng)被廣泛應(yīng)用了各種著名的通信標(biāo)準(zhǔn)系統(tǒng)中。而LDPC碼的硬件實現(xiàn)方法的研究也隨之進(jìn)入熱潮。早期,人們選用串行結(jié)構(gòu)和全并行結(jié)構(gòu),但是這兩種結(jié)構(gòu)有著較為明顯的結(jié)構(gòu)弊端。繼而QC-LDPC碼的提出使人們發(fā)現(xiàn)了部分并行結(jié)構(gòu),該結(jié)構(gòu)充分利用了QC-LDPC碼的準(zhǔn)循環(huán)特性,使譯碼速度與硬件資源消耗保持平衡,這讓QC-

2、LDPC碼在硬件的實現(xiàn)與推廣中的地位顯得尤為重要。
　　本文的研究工作主要包括如下幾個方面:
　　1、為了更好地理解LDPC碼,簡單介紹了線性分組碼和香農(nóng)編碼定理,并對線性分組碼的性能影響因子做了簡單的仿真對比;在充分理解LDPC碼基本概念的基礎(chǔ)上介紹了兩種常用的LDPC碼的編碼方法,然后引出具有循環(huán)結(jié)構(gòu)QC-LDPC碼,分析了短環(huán)對其性能的影響,進(jìn)而重點研究了基于子矩陣移位算法的大圍數(shù)QC-LDPC碼的構(gòu)造方法。
　

3、　2、研究了LDPC碼的幾種軟判決譯碼方法并對其譯碼性能和復(fù)雜度進(jìn)行了對比分析和軟件仿真,最后選擇歸一化最小和算法作為最終硬件實現(xiàn)的譯碼算法,結(jié)合修正因子對性能的影響以及硬件實現(xiàn)的復(fù)雜度,確定修正因子為=0.75,運(yùn)算數(shù)據(jù)采用6bit量化。
　　3、研究了協(xié)作通信系統(tǒng)的結(jié)構(gòu)特點,介紹了三種常用的協(xié)作機(jī)制;引出網(wǎng)絡(luò)編碼的相關(guān)概念,然后在網(wǎng)絡(luò)編碼的理論基礎(chǔ)上介紹了兩種網(wǎng)絡(luò)編碼與協(xié)作通信相結(jié)合的系統(tǒng);重點闡述了基于LDPC碼的網(wǎng)絡(luò)編碼協(xié)

4、作通信系統(tǒng),從編碼設(shè)計到基于聯(lián)合Tanner圖的最小和迭代譯碼,最后做了相關(guān)的性能仿真分析。
　　4、分析了LDPC碼譯碼器的整體結(jié)構(gòu)以及各個子模塊所實現(xiàn)的功能,使用verilog硬件描述語言完成了譯碼器的設(shè)計。使用QuartusⅡ軟件對Altera公司的EP4SGX230KF40C4ES芯片實現(xiàn)了譯碼器的布局布線及綜合優(yōu)化。用ModelSim軟件對譯碼器設(shè)計進(jìn)行硬件時序仿真測試。在譯碼器的工作時鐘頻率設(shè)定為86MHz,5次迭代情