基于FPGA的高效LDPC譯碼器的研究.pdf

1、低密度奇偶校驗(LDPC)碼是一種近Shannon限高效線性分組碼，已為許多通信標(biāo)準(zhǔn)采納?，F(xiàn)代高速通信對譯碼器速率的要求，使得LDPC碼的硬件譯碼器設(shè)計與實現(xiàn)成為LDPC碼研究領(lǐng)域的熱點。FPGA具有并行性和高速運行的特點，成為LDPC譯碼器的不二之選，本文的工作亦基于FPGA平臺實現(xiàn)。在分析比較了LDPC碼的幾種軟判決譯碼算法，綜合考慮了算法的復(fù)雜度和譯碼性能后，選擇了性能優(yōu)異且復(fù)雜度較低的最小和算法作為譯碼器的算法基礎(chǔ)。以此為契機(jī)，

2、針對目前LDPC碼硬件譯碼器結(jié)構(gòu)不夠靈活、片上資源消耗偏大的問題，提出了基于最小和算法的兩種高效LDPC譯碼器，并在Xilinx公司的FPGA平臺上驗證。
　　一種是適用于所有LDPC碼的可配置的譯碼器，它將所有碼都當(dāng)做隨機(jī)碼進(jìn)行處理，對譯碼過程中信息存儲方式的優(yōu)化和流水線的處理方式，在保證吞吐量的前提下，使譯碼器最大限度地減少了片上資源的消耗。分別選擇了準(zhǔn)循環(huán)LDPC碼和隨機(jī)LDPC碼進(jìn)行驗證，與傳統(tǒng)的部分譯碼器相比，該譯碼器使

3、用的片上RAM資源比部分譯碼器降低一半以上，同時吞吐量幾乎保持不變。
　　另一種則充分利用了準(zhǔn)循環(huán)LDPC碼的特點，能夠并行更新校驗節(jié)點和變量節(jié)點的高吞吐量譯碼器。在校驗節(jié)點更新結(jié)束后，對信息進(jìn)行存儲的同時，通過地址映射對變量節(jié)點進(jìn)行處理，從而消除了變量節(jié)點和校驗節(jié)點更新之間的等待時間，使得譯碼器的吞吐量得到提升。選擇了IEEE802.11ad標(biāo)準(zhǔn)中1/2碼率的LDPC碼字在BPSK調(diào)制模式下進(jìn)行仿真，當(dāng)主頻為100 MHz時，得