FFT ASIC的物理設(shè)計(jì)與物理驗(yàn)證.pdf

1、物理設(shè)計(jì)是集成電路設(shè)計(jì)流程中的重要環(huán)節(jié)，是將前端提供的停留在邏輯層面的RTL代碼轉(zhuǎn)化成可以流片的物理版圖的過(guò)程，它包括綜合、布局布線、時(shí)鐘樹(shù)綜合、物理驗(yàn)證等設(shè)計(jì)環(huán)節(jié)。一個(gè)優(yōu)秀的物理設(shè)計(jì)不僅關(guān)系到生產(chǎn)出來(lái)的芯片的功能是否正確，還將嚴(yán)重影響芯片的各項(xiàng)性能參數(shù)以及生產(chǎn)成本的高低。隨著集成電路技術(shù)的飛速發(fā)展，系統(tǒng)的復(fù)雜程度也越來(lái)越高，芯片的規(guī)模也越來(lái)越大，導(dǎo)致后端設(shè)計(jì)者將面臨更大的挑戰(zhàn)。
　　本文針對(duì)FFT芯片面積非常大的特點(diǎn)，在討論研究

2、傳統(tǒng)物理設(shè)計(jì)方法的基礎(chǔ)上，總結(jié)出了一套針對(duì)大面積ASIC的，時(shí)序收斂、功耗低、可制造性高的設(shè)計(jì)流程。首先，進(jìn)行綜合前的數(shù)據(jù)準(zhǔn)備，主要是使用Memory Compile生成存儲(chǔ)器的各種文件，這個(gè)過(guò)程需要與后面的設(shè)計(jì)流程配合，不斷迭代，調(diào)整存儲(chǔ)器的寬高比、電源線寬度等，最終確定一套比較合理的參數(shù)設(shè)置；其次，使用Design Compile進(jìn)行物理綜合，為了給后續(xù)的時(shí)序收斂降低難度，此處通過(guò)適當(dāng)?shù)氖站o約束來(lái)增加時(shí)序余量，最終通過(guò)合理的約束得到

3、一個(gè)結(jié)構(gòu)合理、余量充足的門(mén)級(jí)網(wǎng)標(biāo)；然后，使用IC Compile進(jìn)行布圖規(guī)劃、布局、時(shí)鐘樹(shù)綜合、布線等設(shè)計(jì)，從各個(gè)影響性能參數(shù)的方面進(jìn)行分析優(yōu)化：包括調(diào)整IO和宏單元的位置、電源網(wǎng)絡(luò)規(guī)劃、時(shí)鐘樹(shù)綜合和布線時(shí)進(jìn)行串?dāng)_分析并調(diào)整插入的緩沖器的大小、布線采用Zroute引擎等；最后，進(jìn)行可制造性設(shè)計(jì)的分析：主要是通過(guò)“向上跳線法”進(jìn)行天線效應(yīng)的修正；標(biāo)準(zhǔn)單元filler的插入；金屬密度的填充，并對(duì)版圖做DRC、LVS、天線效應(yīng)等物理驗(yàn)證，最終