工藝波動(dòng)對納米尺度MOS集成電路性能影響模型與相關(guān)方法研究.pdf

1、隨著半導(dǎo)體工藝的特征尺寸進(jìn)入納米數(shù)量級,日趨復(fù)雜的硅基MOS集成電路(Integrated Circuit IC)制造流程使得精確的工藝控制變得越來越困難,而芯片實(shí)際幾何圖形和縱向結(jié)構(gòu)的不確定性導(dǎo)致器件的工作狀態(tài)及其特性參數(shù)與設(shè)計(jì)目標(biāo)產(chǎn)生顯著偏離,產(chǎn)生工藝參數(shù)變化或工藝波動(dòng)(Process Variation PV)現(xiàn)象。而且這一現(xiàn)象隨著持續(xù)縮小的特征尺寸愈趨嚴(yán)重,使電路的性能和成品率受到極大影響。因此,工藝波動(dòng)引起的可制造性(Desi

2、gn for manufacturability DFM)問題己成為納米尺度IC設(shè)計(jì)和制造中亟待解決的技術(shù)瓶頸和重要挑戰(zhàn)。
　　 本文先探討了IC制造中的內(nèi)在波動(dòng)源——隨機(jī)摻雜波動(dòng)(Random dopant Fluctuation RDF)及其概率密度分布,并用統(tǒng)計(jì)分析方法推導(dǎo)了RDF引起的閾值電壓偏離標(biāo)準(zhǔn)差的簡潔表達(dá)式,得到芯片上閾值電壓的概率密度分布函數(shù),該方法和得到的模型具有簡潔和精確較高的特點(diǎn)。接著研究了RDF影響溝道

3、載流子有效遷移率μeff以及電流增益因子β等參數(shù)的改變及其引起的電流失配,在詳細(xì)研究失配模型的數(shù)學(xué)理論基礎(chǔ)和已有模型特點(diǎn)基礎(chǔ)上尋找并應(yīng)用一個(gè)簡單又有較高精度的改進(jìn)ALPHA律平均漏電流模型,進(jìn)而實(shí)現(xiàn)了65nm工藝的MOS電流失配解析模型。同時(shí)利用該模型,推導(dǎo)了既簡單、有效又能保證精度的RDF引起的電流失配模型。
　　 MOS電流的變化將影響模擬電路精度、功耗和帶寬等各種性能和數(shù)字電路時(shí)序的偏差。因此本文實(shí)現(xiàn)了工藝波動(dòng)RDF引起的

4、用于模擬集成電路仿真分析的電路模型,并以基本電流鏡為測試電路仿真驗(yàn)證,計(jì)算并得出電路在不同面積和偏置等設(shè)計(jì)條件下的性能參數(shù)關(guān)系表達(dá)式,并用于顯示特定工藝波動(dòng)下IC設(shè)計(jì)者選擇器件面積和偏置條件對電路性能影響差異。再利用平均電流模型以CMOS反相器為測試電路,推導(dǎo)了數(shù)字電路時(shí)延及其變化標(biāo)準(zhǔn)差的解析模型,并用HSPICE的蒙特-卡羅仿真驗(yàn)證其精度和可靠性。
　　 論文最后介紹了分析、設(shè)計(jì)、優(yōu)化和控制IC工藝波動(dòng)的相關(guān)數(shù)學(xué)和統(tǒng)計(jì)方法,主