一種供40納米和28納米工藝使用的集成電路良率模型.pdf

1、由于集成電路行業(yè)的高投入高回報(bào)的特性，對項(xiàng)目的成本核算的要求變得越來越高。雖然半導(dǎo)體設(shè)計(jì)公司的核心競爭力是其智慧財(cái)產(chǎn)（IP核），但是如何把核心競爭力變成錢仍然需要對成本的考量和精確控制。集成電路制造的主要成本集中在芯片的制造，封裝和測試中。而晶圓的良率好壞決定了量產(chǎn)后進(jìn)入投資回報(bào)期時(shí)的成本。所以在做投資計(jì)劃時(shí)，一個(gè)合理的良率估算是必需的要素。而如何建立一個(gè)精確的良率模型，特別是針對先進(jìn)工藝建立合理的良率模型是本文所討論的課題。
　

2、　良率模型的主要組成部分是概率模型，其統(tǒng)計(jì)的是隨機(jī)缺陷所導(dǎo)致的良率損失。論文對不同概率模型進(jìn)行了分析比較，根據(jù)集成電路的實(shí)際情況，以及考慮在不同工藝下的連續(xù)性，最終選用了傳統(tǒng)的泊松模型，并在其基礎(chǔ)上根據(jù)40nm和28nm的特點(diǎn)進(jìn)行了修正。
　　集成電路設(shè)計(jì)離不開計(jì)算機(jī)輔助設(shè)計(jì)工具。在計(jì)算芯片面積時(shí)，先進(jìn)工藝的芯片面積不能等同于實(shí)際面積。只有那些對缺陷較敏感的地方才是真正的良率有效面積。論文使用了Mentor公司的計(jì)算輔助工具:關(guān)鍵

3、區(qū)域分析(Critical AreaAnalysis，簡稱CAA)，對芯片組成的不同模塊進(jìn)行分析，計(jì)算出關(guān)鍵區(qū)域面積。然后利用泊松模型和工廠提供的缺陷密度計(jì)算模塊的良率。
　　在芯片中，存儲(chǔ)器占據(jù)了比較大的面積。在存儲(chǔ)器中隨機(jī)缺陷導(dǎo)致的良率損失也占了所有損失中的一大部分。現(xiàn)代存儲(chǔ)器設(shè)計(jì)中往往采用冗余設(shè)計(jì)來提高存儲(chǔ)器的良率。在良率模型中也必須考慮存儲(chǔ)器的可修復(fù)比例，把其計(jì)算在預(yù)估良率之中。結(jié)合了傳統(tǒng)概率模型，提出了一些良率模型與先進(jìn)