模擬集成電路自動化設(shè)計方法的研究.pdf

1、隨著大規(guī)模集成電路技術(shù)的迅速發(fā)展,集成電路設(shè)計已向系統(tǒng)集成的方向發(fā)展.對于數(shù)字集成電路而言,已經(jīng)有許多成熟的自動化設(shè)計方法和工具能從不同的層次進行有效的設(shè)計.相反,模擬集成電路的自動化設(shè)計方法和工具相當缺乏,使得模擬集成電路的設(shè)計成本占整個數(shù)?；旌舷到y(tǒng)設(shè)計成本相當大的份額.落后的模擬集成電路自動化設(shè)計水平已經(jīng)成為制約集成電路發(fā)展的瓶頸.該文詳細分析了模擬集成電路設(shè)計的主要特征,它是造成目前模擬集成電路自動化設(shè)計工具落后于數(shù)字集成電路的主

2、要原因.數(shù)字集成電路自動化設(shè)計層次式分解方法也滲透到模擬集成電路領(lǐng)域,該文將模擬集成電路自動化設(shè)計抽象為行為級、結(jié)構(gòu)級、功能級、電路級、器件級和版圖級等層次式設(shè)計模型.性能評估器和優(yōu)化模塊是模擬集成電路自動綜合中兩個重要的模塊.該文分析了基于通用電路模擬器和基于方程的電路性能評估技術(shù).研究了基于優(yōu)化的模擬集成電路自動綜合的數(shù)學模型,將模擬電路綜合配置成在多唯連續(xù)空間求目標函數(shù)非線性數(shù)學最小值問題.介紹了多唯下降單純形和模擬退火法兩種數(shù)學

3、優(yōu)化算法.結(jié)合模擬退火法和確定性迭代算法提出了一種改進的優(yōu)化算法,該算法具有計算量小和全局收斂性特點.該文將模擬集成電路自動綜合設(shè)計分為高層綜合和物理綜合兩個層次,并將高層綜合分為結(jié)構(gòu)級綜合和電路級綜合兩個過程.討論了硬件描述語言VHDL-AMS在數(shù)模混合領(lǐng)域應(yīng)用中的必要性和主要優(yōu)點.研究了基于層次分解、基于規(guī)則、基于優(yōu)化和基于固定電路的拓撲選擇方法以及器件尺寸優(yōu)化相關(guān)策略.研究了基于電路方程以及電路模擬器單元電路綜合方法.該文研究了基