工作點(diǎn)驅(qū)動(dòng)的模擬集成電路優(yōu)化設(shè)計(jì)方法研究.pdf

1、隨著集成電路的不斷發(fā)展，目前已經(jīng)到了系統(tǒng)芯片以及混合信號(hào)系統(tǒng)芯片的時(shí)代，而模擬集成電路的設(shè)計(jì)仍是制約電路設(shè)計(jì)效率的主要因素，提高其自動(dòng)化設(shè)計(jì)水平的任務(wù)迫在眉睫。優(yōu)化設(shè)計(jì)是實(shí)現(xiàn)模擬電路設(shè)計(jì)自動(dòng)化的必然措施，本文探討了采用工作點(diǎn)驅(qū)動(dòng)的優(yōu)化設(shè)計(jì)方法。
　　傳統(tǒng)的優(yōu)化設(shè)計(jì)其設(shè)計(jì)變量都是電路中各器件的尺寸，而基于工作點(diǎn)驅(qū)動(dòng)的方法是以電路直流工作點(diǎn)上一組獨(dú)立的器件電壓、電流作為設(shè)計(jì)變量。這種方法源于對(duì)手工設(shè)計(jì)過(guò)程的類比。由于改變了電路的設(shè)計(jì)空

2、間，因此可方便地表達(dá)設(shè)計(jì)時(shí)對(duì)電路工作區(qū)域的約束（即約束方程），也可使設(shè)計(jì)變量與設(shè)計(jì)目標(biāo)之間的映射關(guān)系（即目標(biāo)函數(shù)）變得更為簡(jiǎn)單，有利于優(yōu)化算法的收斂。同時(shí)，由于更接近于傳統(tǒng)手工設(shè)計(jì)，可使設(shè)計(jì)者更好地理解設(shè)計(jì)過(guò)程與設(shè)計(jì)結(jié)果，也為優(yōu)化過(guò)程結(jié)合傳統(tǒng)設(shè)計(jì)經(jīng)驗(yàn)提供了可能。
　　實(shí)現(xiàn)工作點(diǎn)驅(qū)動(dòng)的優(yōu)化，要解決的首要問(wèn)題是如何從器件的工作點(diǎn)電壓、電流獲得器件尺寸及各種電參數(shù)。對(duì)目前大多數(shù)情況下的小尺寸 MOS工藝設(shè)計(jì)，簡(jiǎn)單的平方律模型無(wú)法滿足精度

3、要求，本文為此提出用模糊邏輯建模的方法來(lái)完成這一任務(wù)。先利用 HSpice等電路模擬器中內(nèi)置的高精度 MOS模型獲得一組樣本數(shù)據(jù)，再應(yīng)用 T-S模糊邏輯系統(tǒng)建立器件尺寸與工作點(diǎn)電壓電流之間的關(guān)系模型。T-S模擬邏輯系統(tǒng)具有適應(yīng)性強(qiáng)、幾乎不需迭代、便于應(yīng)用等優(yōu)點(diǎn)。
　　在上述工作基礎(chǔ)上，本文研究了 MOS電路工作點(diǎn)驅(qū)動(dòng)、基于遺傳算法的多目標(biāo)優(yōu)化設(shè)計(jì)。多目標(biāo)優(yōu)化獲得的 Pareto前沿解允許設(shè)計(jì)者從一組相互沖突的設(shè)計(jì)指標(biāo)中做出最佳選擇