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文檔簡介
1、隨著超大規(guī)模集成(VLSI)技術的迅猛發(fā)展,芯片中晶體管的密度呈指數(shù)增長,集成電路的測試日益成為熱點和挑戰(zhàn)。全掃描測試設計是VLSI電路和系統(tǒng)芯片(SoC)核中最重要的可測性設計(DFT)方法之一。在這種DFT方法中,所有的觸發(fā)器被修改成掃描觸發(fā)器,并將這些掃描單元組織成單個或多個掃描鏈。測試應用時間與最長的掃描鏈的長度成正比。全掃描測試技術將時序電路的測試產生問題轉化為組合電路的測試產生問題,降低了測試生成的復雜度,并提高了故障覆蓋率
2、。盡管全掃描測試可以徹底地降低測試生成的復雜性,但測試應用時間太長,增加了使用自動測試設備(ATE)的費用。
擴展相容性掃描樹技術通過添加邏輯非和異或函數(shù)擴展掃描單元的相容性,并對相容掃描單元掃描移入相同的測試向量值,顯著地減少了測試應用時間,測試激勵數(shù)據(jù)量以及測試功耗,但考慮到實際被測電路中往往有多個掃描輸入。通過由N個掃描輸入被測電路,其測試應用時間可以減少N倍。
本文提出了一種新的掃描樹結構來降低測試應
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