用于高速高精度ADC的時鐘穩(wěn)定電路研制.pdf

1、隨著半導(dǎo)體技術(shù)、數(shù)字信號處理技術(shù)及通信技術(shù)的飛速發(fā)展，A/D、D/A 轉(zhuǎn)換器近年也呈現(xiàn)高速發(fā)展的趨勢。隨著數(shù)字信號處理技術(shù)在高分辨率圖象、視頻處理及無線通信等領(lǐng)域的廣泛應(yīng)用，對高速、高精度、基于標準 COMS 工藝的可嵌入式 ADC 的需求日益迫切。此外對于正在興起的基于 IP 庫設(shè)計和片上系統(tǒng) (SoC) 集成研究來說，對低功耗、小面積、低電壓以及可嵌入設(shè)計的ADC核心模塊需求更甚。 隨著高速、高精度 A/D 轉(zhuǎn)換器 (ADC

2、) 的發(fā)展，尤其是能直接進行中頻采樣的高分辨率數(shù)據(jù)轉(zhuǎn)換器的上市，對穩(wěn)定的采樣時鐘的需求越來越迫切。隨著通信系統(tǒng)中的時鐘速度邁入 GHz 級，相位噪聲和時鐘抖動成為模擬設(shè)計中十分關(guān)鍵的因素。 為了保證電子系統(tǒng)的數(shù)據(jù)采集、控制反饋和數(shù)字處理的能力和性能，現(xiàn)代電子系統(tǒng)對 A/D 轉(zhuǎn)換器的要求也越來越高。尤其是數(shù)據(jù)通訊系統(tǒng)、數(shù)據(jù)采集系統(tǒng)對高速、高分辨率 A/D 轉(zhuǎn)換器的需求在不斷增加，時鐘占空比穩(wěn)定電路作為高速、高精度 A/D 轉(zhuǎn)換器的

3、核心單元，對轉(zhuǎn)換器的信噪比(SNR) 和有效位 (ENOB) 等性能起至關(guān)重要的作用，要保證高速、高精度 A/D 轉(zhuǎn)換器的性能，必須首先保證采樣編碼時鐘具有合適的占空比和很小的抖動。 本論文詳細論述了用于高速、高精度 ADC 的時鐘穩(wěn)定電路的研制過程。在比較了時鐘穩(wěn)定電路的設(shè)計方法后，提出了用延遲鎖相環(huán) (DLL)來實現(xiàn)高速、高精度 ADC 的時鐘穩(wěn)定。這個 DLL 有兩個功能：其一是通過把一個時鐘沿固定精確延遲半個周期，再與另