基于PSA和有限域理論的高級(jí)綜合研究.pdf

1、隨著集成電路工藝水平不斷提高，芯片的集成度日益增長(zhǎng)，對(duì)集成電路設(shè)計(jì)提出了巨大挑戰(zhàn)，加速了設(shè)計(jì)方法和設(shè)計(jì)工具的更新?lián)Q代。高級(jí)綜合作為EDA設(shè)計(jì)中必不可少的階段日益引起研究人員的重視，在過去的25年中，高級(jí)綜合一直是一個(gè)研究熱點(diǎn)。目前高級(jí)綜合研究主要集中于滿足可測(cè)性、面積、時(shí)延以及功耗約束。 論文工作集中在高級(jí)綜合方面，主要內(nèi)容如下： 第一，集成電路的發(fā)展對(duì)高層電路可測(cè)性提出了新的要求，因此在高層可測(cè)性分析基礎(chǔ)上給出了可測(cè)性

2、綜合算法。高層可測(cè)性分析方法HLTA-PSA基于多項(xiàng)式符號(hào)代數(shù)模型，利用關(guān)鍵路徑敏化構(gòu)建起基于多項(xiàng)式符號(hào)代數(shù)的全部電路表示，然后進(jìn)行多項(xiàng)式算子的可測(cè)性參數(shù)計(jì)算提取，同時(shí)利用多項(xiàng)式運(yùn)算進(jìn)行電路可測(cè)性的計(jì)算和分析?？蓽y(cè)性綜合算法在綜合過程中利用可測(cè)性分析的結(jié)果進(jìn)行可測(cè)性的改進(jìn)和增強(qiáng)，最終給出考慮可測(cè)性的電路描述，能夠有效的降低設(shè)計(jì)時(shí)間和底層測(cè)試代價(jià)。 第二，EDA技術(shù)的發(fā)展要求高級(jí)綜合階段即開始考慮對(duì)功耗進(jìn)行有效的降低和優(yōu)化，由此提

3、出基于PSA的低功耗綜合研究。首先在基于Horner展開的基礎(chǔ)上給出了一種高級(jí)數(shù)據(jù)流低功耗綜合方法。方法對(duì)電路的函數(shù)描述進(jìn)行轉(zhuǎn)換，得到最終的多項(xiàng)式形式，并應(yīng)用Horner展開，根據(jù)Horner展開的結(jié)果對(duì)數(shù)據(jù)流進(jìn)行調(diào)度、分配、綁定。在綜合的過程中考慮綁定和布局對(duì)電路實(shí)現(xiàn)后互連線長(zhǎng)度的影響。該方法在滿足電路設(shè)計(jì)性能和面積的前提下較一般綜合方法減少功耗約40％。然后提出一種考慮功耗時(shí)延積(PDP)約束的高級(jí)綜合調(diào)度新方法，提取電路時(shí)延等參數(shù)

4、，形成優(yōu)化目標(biāo)方程，并提出基于遺傳算法的優(yōu)化算法進(jìn)行優(yōu)化。最后給出了考慮多字長(zhǎng)環(huán)境的集成綜合框架，相比單純以面積和延遲為綜合目標(biāo)的方法功耗得到了平均22.9％的降低。 第三，提出基于有限域理論的高級(jí)綜合方法。方法首先利用算術(shù)變換進(jìn)行非精確多項(xiàng)式電路優(yōu)化，給出電路在不同精度界限下的實(shí)現(xiàn)，考慮電路的定點(diǎn)和浮點(diǎn)設(shè)計(jì)表示，然后應(yīng)用分枝定界方法求解出最終的優(yōu)化結(jié)構(gòu)。其次利用單變?cè)岸嘧冊(cè)囗?xiàng)式分解優(yōu)化數(shù)據(jù)通路多項(xiàng)式，使用元件庫中的元件構(gòu)建