基于Encounter的RISC_CPU后端設(shè)計研究.pdf

1、隨著科技的進(jìn)步與人們需求的不斷提高，越來越多的高科技產(chǎn)品陸續(xù)的問世，而這些產(chǎn)品的出現(xiàn)大多數(shù)得益于集成電路技術(shù)的不斷發(fā)展與進(jìn)步。在半導(dǎo)體行業(yè)存在著一個摩爾定律，它預(yù)測芯片的集成度大概每十八個月左右就會增加一倍，規(guī)模的提高將要求工藝尺寸隨之下降。工藝尺寸不斷下降會使寄生效應(yīng)變得更加嚴(yán)重，時序收斂難度增大?？紤]到由寄生效應(yīng)引起的信號完整性、動態(tài)電壓降以及超高的集成度、GHz以上的頻率，時序收斂問題僅僅靠工藝技術(shù)的提升是難以得到解決的。作為一名

2、物理設(shè)計和實(shí)施工程師，其艱巨任務(wù)就是在這種條件下如何實(shí)現(xiàn)縮短芯片設(shè)計的周期，快速進(jìn)入市場。因此，物理設(shè)計絕對不是僅僅熟悉后端設(shè)計的整個流程和熟練掌握EDA工具就可以的，它需要工程師對于設(shè)計目標(biāo)的總體特征以及物理實(shí)現(xiàn)的方法都有充分透徹的理解。本文按照ASIC后端設(shè)計的流程，采用TSMC0.18um1P6M COMS工藝實(shí)現(xiàn)8位RSIC_CPU的后端設(shè)計，主要設(shè)計流程及研究結(jié)果如下：
　　1.對邏輯綜合理論的研究。邏輯綜合是將具有一定

3、功能的RTL級代碼綜合、映射成電路結(jié)構(gòu)，本文重點(diǎn)研究了邏輯綜合過程中如何對設(shè)計目標(biāo)添加時序約束和工作環(huán)境的設(shè)置，與此同時，闡述了綜合時對于多時鐘域路徑的時序約束的處理方法以及邏輯綜合實(shí)現(xiàn)的過程和對于違例路徑的優(yōu)化方法?；谝陨侠碚撏瓿闪?位RISC_CPU的時序約束的添加、工作環(huán)境的設(shè)置，實(shí)現(xiàn)了對該設(shè)計的邏輯綜合，查看綜合后的時序報告文件檢驗(yàn)時序是否收斂，對設(shè)計目標(biāo)的邏輯綜合進(jìn)行優(yōu)化生成門級網(wǎng)表。最后利用Formality基于形式驗(yàn)證的

4、方法對該設(shè)計的邏輯綜合前后邏輯功能進(jìn)行等價性檢查，確保綜合產(chǎn)生的網(wǎng)表文件與RTL級代碼描述的邏輯功能是一致的。
　　2.對可測性設(shè)計的研究。隨著集成電路規(guī)模的發(fā)展，測試成本所占比重越發(fā)突出，為了降低設(shè)計過程中測試所耗費(fèi)的成本，減小出現(xiàn)故障的幾率，提高設(shè)計的質(zhì)量和量產(chǎn)的成品率，可測性設(shè)計在芯片設(shè)計中得到廣泛應(yīng)用。本文介紹了可測性設(shè)計的基本理論知識和設(shè)計實(shí)踐中常用的測試方法以及常見的故障類型，討論了測試的設(shè)計規(guī)則，完成了8位RISC_

5、CPU的掃描測試和故障測試，進(jìn)行了測試覆蓋率的檢查，采用兩種不同方法對設(shè)計進(jìn)行優(yōu)化，去除了測試中引腳不可控問題，提高測試覆蓋率。最后在設(shè)計中插入了掃描鏈完成測試并對DFT后的時序進(jìn)行分析。
　　3.對靜態(tài)時序分析的研究。論述了靜態(tài)時序分析的基本原理，延時計算與參數(shù)提取的方法。對時序路徑進(jìn)行劃分與時序分析，檢查違例路徑。介紹了常見的造成時序違例的因素及時序優(yōu)化的方法。重點(diǎn)介紹了OCV條件下的時序分析以及共同路徑悲觀方法的相關(guān)內(nèi)容，本