基于Encounter的RISC_CPU后端設(shè)計(jì)研究.pdf

1、隨著科技的進(jìn)步與人們需求的不斷提高，越來(lái)越多的高科技產(chǎn)品陸續(xù)的問(wèn)世，而這些產(chǎn)品的出現(xiàn)大多數(shù)得益于集成電路技術(shù)的不斷發(fā)展與進(jìn)步。在半導(dǎo)體行業(yè)存在著一個(gè)摩爾定律，它預(yù)測(cè)芯片的集成度大概每十八個(gè)月左右就會(huì)增加一倍，規(guī)模的提高將要求工藝尺寸隨之下降。工藝尺寸不斷下降會(huì)使寄生效應(yīng)變得更加嚴(yán)重，時(shí)序收斂難度增大。考慮到由寄生效應(yīng)引起的信號(hào)完整性、動(dòng)態(tài)電壓降以及超高的集成度、GHz以上的頻率，時(shí)序收斂問(wèn)題僅僅靠工藝技術(shù)的提升是難以得到解決的。作為一名

2、物理設(shè)計(jì)和實(shí)施工程師，其艱巨任務(wù)就是在這種條件下如何實(shí)現(xiàn)縮短芯片設(shè)計(jì)的周期，快速進(jìn)入市場(chǎng)。因此，物理設(shè)計(jì)絕對(duì)不是僅僅熟悉后端設(shè)計(jì)的整個(gè)流程和熟練掌握EDA工具就可以的，它需要工程師對(duì)于設(shè)計(jì)目標(biāo)的總體特征以及物理實(shí)現(xiàn)的方法都有充分透徹的理解。本文按照ASIC后端設(shè)計(jì)的流程，采用TSMC0.18um1P6M COMS工藝實(shí)現(xiàn)8位RSIC_CPU的后端設(shè)計(jì)，主要設(shè)計(jì)流程及研究結(jié)果如下：
　　1.對(duì)邏輯綜合理論的研究。邏輯綜合是將具有一定

3、功能的RTL級(jí)代碼綜合、映射成電路結(jié)構(gòu)，本文重點(diǎn)研究了邏輯綜合過(guò)程中如何對(duì)設(shè)計(jì)目標(biāo)添加時(shí)序約束和工作環(huán)境的設(shè)置，與此同時(shí)，闡述了綜合時(shí)對(duì)于多時(shí)鐘域路徑的時(shí)序約束的處理方法以及邏輯綜合實(shí)現(xiàn)的過(guò)程和對(duì)于違例路徑的優(yōu)化方法。基于以上理論完成了8位RISC_CPU的時(shí)序約束的添加、工作環(huán)境的設(shè)置，實(shí)現(xiàn)了對(duì)該設(shè)計(jì)的邏輯綜合，查看綜合后的時(shí)序報(bào)告文件檢驗(yàn)時(shí)序是否收斂，對(duì)設(shè)計(jì)目標(biāo)的邏輯綜合進(jìn)行優(yōu)化生成門(mén)級(jí)網(wǎng)表。最后利用Formality基于形式驗(yàn)證的

4、方法對(duì)該設(shè)計(jì)的邏輯綜合前后邏輯功能進(jìn)行等價(jià)性檢查，確保綜合產(chǎn)生的網(wǎng)表文件與RTL級(jí)代碼描述的邏輯功能是一致的。
　　2.對(duì)可測(cè)性設(shè)計(jì)的研究。隨著集成電路規(guī)模的發(fā)展，測(cè)試成本所占比重越發(fā)突出，為了降低設(shè)計(jì)過(guò)程中測(cè)試所耗費(fèi)的成本，減小出現(xiàn)故障的幾率，提高設(shè)計(jì)的質(zhì)量和量產(chǎn)的成品率，可測(cè)性設(shè)計(jì)在芯片設(shè)計(jì)中得到廣泛應(yīng)用。本文介紹了可測(cè)性設(shè)計(jì)的基本理論知識(shí)和設(shè)計(jì)實(shí)踐中常用的測(cè)試方法以及常見(jiàn)的故障類型，討論了測(cè)試的設(shè)計(jì)規(guī)則，完成了8位RISC_

5、CPU的掃描測(cè)試和故障測(cè)試，進(jìn)行了測(cè)試覆蓋率的檢查，采用兩種不同方法對(duì)設(shè)計(jì)進(jìn)行優(yōu)化，去除了測(cè)試中引腳不可控問(wèn)題，提高測(cè)試覆蓋率。最后在設(shè)計(jì)中插入了掃描鏈完成測(cè)試并對(duì)DFT后的時(shí)序進(jìn)行分析。
　　3.對(duì)靜態(tài)時(shí)序分析的研究。論述了靜態(tài)時(shí)序分析的基本原理，延時(shí)計(jì)算與參數(shù)提取的方法。對(duì)時(shí)序路徑進(jìn)行劃分與時(shí)序分析，檢查違例路徑。介紹了常見(jiàn)的造成時(shí)序違例的因素及時(shí)序優(yōu)化的方法。重點(diǎn)介紹了OCV條件下的時(shí)序分析以及共同路徑悲觀方法的相關(guān)內(nèi)容，本