高速SerDes芯片中鎖相環(huán)電路的研究.pdf

1、隨著大數(shù)據(jù)時代的開啟，串行接口逐漸取代了并行接口成為主流技術(shù)，高速SerDes(Serializer-Deserializer，串化/解串器)芯片在SoC中使用廣泛。鎖相環(huán)是SerDes的重要模塊，不僅為整個芯片提供高速時鐘信號，還為時鐘恢復(fù)電路提供采樣時鐘，低噪聲和快速鎖定時間成為鎖相環(huán)中重要的設(shè)計目標(biāo)。
　　本文基于65nm工藝，設(shè)計實現(xiàn)了一款高速SerDes芯片中時鐘恢復(fù)電路（Clock Data Recovery，CDR）

2、的鎖相環(huán)部分，包括鑒頻鑒相器（Phase Frequency Detector， PFD）、電荷泵（Charge Pump，CP）、環(huán)路濾波器（Loop Filter，LF）、壓控振蕩器（Voltage Controlled Oscillator，VCO）、分頻器（Frequency Divider，DIV）和占空比調(diào)整電路（Duty Cycle Correction，DCC）。在鎖相環(huán)理論的基礎(chǔ)上，論文對環(huán)路的瞬態(tài)響應(yīng)以及噪聲進(jìn)行了介

3、紹，闡述了電路的設(shè)計過程，說明了高速版圖設(shè)計的注意事項，給出了仿真結(jié)果和測試結(jié)果。鑒頻鑒相器采用RS觸發(fā)器構(gòu)成數(shù)字鑒相器，電荷泵電流在10μA至80μA范圍內(nèi)可調(diào)，引入了兩路差分信號抑制非理想效應(yīng)。論文的主要創(chuàng)新點在于環(huán)路采用雙環(huán)結(jié)構(gòu)，通過積分路徑和比例路徑結(jié)合，規(guī)避了電阻的使用，可以對環(huán)路帶寬和阻尼因子分別進(jìn)行調(diào)整，以適用于不同的協(xié)議。同時，兩條路徑同時進(jìn)行充放電調(diào)整，有效減少了鎖定時間。壓控振蕩器采用四級差分環(huán)路振蕩器結(jié)構(gòu)，通過傳輸

4、門控制延時，從而改變其振蕩頻率。振蕩器輸出為八相差分信號，最后經(jīng)過占空比調(diào)整電路使輸出信號的占空比為50％。通過電路仿真驗證，信號的最高輸入頻率為1.35GHz。電荷泵的輸出電流為50μA時，靜態(tài)失配電流小于1％，VCO的頻率覆蓋范圍為500MHz~2.5GHz，振蕩器增益保持在4GHz/V左右，輸入頻率為1.0625GHz時振蕩器在1MHz處的相位噪聲為?80dBc/Hz。在最壞情況下環(huán)路的鎖定時間小于4μs，振蕩器控制信號紋波小于1