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1、湖南大學(xué)碩士學(xué)位論文VHF頻段無線接收BICMOS芯片的可變帶寬鎖相環(huán)電路設(shè)計(jì)姓名：李湘春申請學(xué)位級別：碩士專業(yè)：微電子學(xué)與固體電子學(xué)指導(dǎo)教師：胡錦20070525VHF頻段無線接收BICMOS芯片的可變帶寬鎖相環(huán)電路設(shè)計(jì)IIAbstractWiththedevelopmentofintegratecircuitcommunicationtechnologylowpowersinglechipFM(FrequencyModulation
2、)receiverwhichwksatVHFb(76MHz108MHz)iswidelyusedinthefieldofFMstereobroadcastdomesticsecuritydefensivesystemsentranceguardsystems.PLL(phaselockedloop)astheceofthereceiverwhichhasthegreatinfluenceonSNRofFMreceiversotheres
3、earchonthePLLcircuithasthegreatsignificanceonit.ThepurposeofthisthesisistoresearchthePLLfrequencysynthesizersuitablefFMreceiver.BasedonthespecificationofsynthesizersadvanceAdaptiveBwidthPLLdesignwhichhavesettledthecontra
4、dictionbetweenacquisitiontimephasenoise.ThePFDisdesignedfnodeadzonetheoutputsofPFDadoptcomplementaryoutput.Thegepumpcircuitadoptsfullydifferencestructurewhichcaninhabitcommonmodedisturberperfectlytheareaisdecreasedbysubs
5、titutingactiveloadfresists.Thestructureofprogrammabledivideradoptsdualmoduluspresalearchitectureof23whichenableseasylayoutwkdecreasethedesigntime.ThecircuitdesignbasedontheCurrentRoutingLogic(CRL)principlewhichissuitable
6、foptimizationofeachcellbydownscalingthetailcurrent.VCO(VoltageControlOsscillat)adoptactivenegativeresistoscillatwhichintroducehighQexternalinductancevaricapminishedthechipareathephasenoiseofVCO.InthesimulationofwholePLLc
7、ircuitVCOprogrammabledividermodelisestablishedinVerilogAlanguagewhichhavedecreasedsimulationtimealsomakethecloseloopsimulationbecomepossible.InthewholecircuitsimulationthestereosignalisestablishedinVerilogAlanguagewhichb
8、ringthesimulationmetruthfulness.FinallytheresultofchipsimulationindicatesthatthetotalpowerconsumptionofPLLcircuitsis12mWwith3VsupplyvoltageAcquisitiontime1settletms≤channelswitchtime1.4switchtmsphasenoise123dBC@1MHz.Thew
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